专利汇可以提供使用局部选择氧化在绝缘体上形成的体硅和应变硅专利检索,专利查询,专利分析的服务。并且一种形成单晶 半导体 层下掩埋 氧 化区的方法,包括形成氧化速率与具有较快氧化速率的下层不同的 外延 层和通过掩模内的开口氧化这些层的步骤。可以形成多个氧化物隔离的FET。本 发明 减少了源/漏寄生电容和短 沟道 效应,同时通过选择性氧化半导体层隔离FET并消除了FET的浮体效应。,下面是使用局部选择氧化在绝缘体上形成的体硅和应变硅专利的具体信息内容。
1.一种在单晶半导体层的区域下形成掩埋氧化区的方法,包括步骤:
选择单晶硅衬底,
在所述衬底的上表面上形成由Si1-xGex或(Si(1-x)Gex)aC1-a构成的第一外 延层,所述第一外延层具有第一氧化速率,
在所述第一外延层上形成含硅的第二外延层,所述第二外延层具有小 于所述第一氧化速率的第二氧化速率,
在所述第二外延层上形成掩模,
构图所述掩模以在所述掩模内形成掩模开口,以及
通过所述掩模开口氧化所述第二外延层和所述第一外延层,由此在所 述第一和第二外延层内形成氧化区,且所述氧化区的一部分代替了所述第 二外延层下的那部分所述第一外延层。
2.根据权利要求1的方法,特征在于所述氧化步骤继续一段时间形 成所述氧化区,且所述氧化区的所述部分在所述第二外延层下延伸预定距 离。
3.根据权利要求2的方法,特征在于还包括使两个掩模开口分开定 位的步骤,以在所述第二外延层下提供由预定距离隔开的所述氧化区的两 个各自的部分。
4.根据权利要求1的方法,特征在于所述掩模开口中的一个沿路径 延伸形成掩模图形。
5.根据权利要求4的方法,特征在于所述掩模图形选自由矩形、方 形和圆形组成的组中。
6.根据权利要求1的方法,特征在于所述掩模开口使所述掩模形成 为分别对应于有源MOS器件尺寸的多个矩形。
7.根据权利要求6的方法,特征在于所述掩模形成的所述多个矩形 为1μm×1μm以下。
8.根据权利要求6的方法,特征在于所述氧化步骤继续一段时间以 在所述未氧化的第一外延层的所述各矩形的中心内留下有限的面积。
9.根据权利要求8的方法,特征在于还包括在所述第二外延层内形 成源和漏区以限定出所述第一外延层的所述有限面积上两者之间的沟道以 避免FET的浮体效应的步骤。
10.根据权利要求9的方法,特征在于还包括在所述沟道上形成栅介 质和栅电极以便形成所述FET的步骤。
11.根据权利要求8的方法,特征在于还包括在所述氧化区上所述源 和漏区内形成欧姆接触离子注入由此减少寄生结电容的步骤。
12.根据权利要求1的方法,特征在于所述氧化步骤包括在700℃到 800℃温度范围内的湿热氧化。
13.根据权利要求1的方法,特征在于所述氧化步骤包括在650℃到 800℃温度范围内的高压氧化(HIPOX)。
14.根据权利要求1的方法,特征在于还包括除去由所述氧化步骤形 成的部分所述氧化物的步骤。
15.根据权利要求14的方法,特征在于还包括基本上除去由所述氧化 步骤形成的全部所述氧化物的步骤。
16.根据权利要求14的方法,特征在于还包括所述除去步骤后继续所 述氧化步骤的步骤。
17.根据权利要求16的方法,特征在于还包括重复多次所述除去和氧 化步骤的步骤。
18.根据权利要求1的方法,特征在于所述形成掩模的步骤包括形成 氮化硅层的步骤。
19.根据权利要求1的方法,特征在于形成所述第一外延层的所述步 骤包括形成渐变组分的层。
20.根据权利要求19的方法,特征在于形成所述第一外延层的所述步 骤包括形成具有晶格参数大于所述第二层的晶格参数的上表面的层,以提 供所述第二层内的抗拉应变。
21.根据权利要求1的方法,特征在于形成所述第一外延层的所述步 骤包括生长所述第一外延层直到其晶格常数弛豫到大于要形成的所述第二 外延层的晶格常数的步骤,由此在抗拉应变下形成所述第二外延层时具有 高电子和空穴迁移率。
22.根据权利要求1的方法,特征在于所述氧化步骤继续一段时间形 成所述氧化区向下延伸到所述衬底内。
23.根据权利要求1的方法,特征在于还包括用硼掺杂所述第一外延 层的区域以促进氧化速率的步骤。
24.根据权利要求1的方法,特征在于所述第一外延层Ge的组分渐 变以促进氧化速率。
25.一种电子器件形成于其中的结构,包括:
单晶硅衬底,
第一外延层,位于所述衬底的上表面上,由Si1-xGex或(Si(1-x)Gex)aC1-a 构成,
所述第一外延层上含硅的第二单晶层,以及
第一和第二氧化区相互分开,每个所述第一和第二氧化区在所述第二 单晶层下所述第一外延层内延伸。
26.根据权利要求25的结构,特征在于所述第一和第二氧化区形成在 所述第一外延层和所述第二单晶层内。
27.根据权利要求25的结构,特征在于所述第一和第二氧化区在所述 第一外延层内分隔开0.01到0.5μm的范围。
28.根据权利要求25的结构,特征在于所述第一和第二氧化区包围部 分所述第二单晶层。
29.根据权利要求28的结构,特征在于所述第二单晶层的所述包围部 分在它的上表面形成选自矩形、方形和圆形组成的组中的形状。
30.根据权利要求29的结构,特征在于还包括多个所述第二单晶层的 所述包围部分,每个所述第一层的所述包围部分小于1μm×1μm。
31.根据权利要求28的结构,特征在于所述第一和第二氧化区之间的 所述第一外延层在所述第二单晶层的所述包围部分下面并与之接触。
32.根据权利要求25的结构,特征在于所述第一外延层包括Ge的组 分渐变层。
33.根据权利要求25的结构,特征在于所述第一外延层包括硼掺杂。
34.根据权利要求25的结构,特征在于由于所述第一外延层的上表面 的晶格参数,所述第二单晶层处于应力变形。
35.根据权利要求25的结构,特征在于所述第一和第二氧化区延伸穿 过所述第一外延层进入所述衬底。
36.根据权利要求25的结构,特征在于还包括所述第二单晶层内分隔 开的源和漏区,分别向下延伸到所述第一和第二氧化区的上表面,限定出 所述第二单晶层内的沟道。
37.根据权利要求36的结构,特征在于还包括所述沟道上的介质和所 述介质上的栅电极以形成场效应晶体管。
38.根据权利要求37的结构,特征在于还包括与所述源和漏的欧姆接 触,延伸到所述第一和第二氧化区的上表面。
39.根据权利要求37的结构,特征在于所述沟道处于应力变形。
40.根据权利要求37的结构,特征在于所述第一外延层具有对应于所 述第二单晶层内所述沟道晶格应变的Ge的渐变组分。
41.根据权利要求37的结构,特征在于所述第一外延层弛豫。
42.根据权利要求37的结构,特征在于所述第二单晶层与所述第一外 延层相当。
43.根据权利要求37的结构,特征在于还包括分别为n型和p型的 多个所述场效应晶体管。
44.根据权利要求43的结构,特征在于还包括形成互补金属氧化物半 导体(CMOS)电路的互连布线。
本发明涉及在绝缘体上或与之邻接形成体或应变的Si/SiGe层区域,特 别涉及局部选择氧化SiGe形成用于器件应用的半导体区下的绝缘区,器件 的应用例如互补金属氧化物半导体(CMOS)场效应晶体管(FET)、调 制掺杂场效应晶体管(MODFET)、动态随机存取存储器(DRAM)、混 合的DRAM和CMOS、静态随机存取存储器(SRAM)、BiCMOS、rf 等。
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