形成包含垂直纳米线的半导体结构的方法 |
|||||||
| 申请号 | CN201410031958.7 | 申请日 | 2014-01-23 | 公开(公告)号 | CN103943563B | 公开(公告)日 | 2017-08-01 |
| 申请人 | 格罗方德半导体公司; | 发明人 | T·巴尔道夫; S·弗莱克豪斯基; T·赫尔曼; R·伊尔根; | ||||
| 摘要 | 一种形成包含垂直 纳米线 的 半导体 结构的方法，该方法包括提供包含 基板 及在该基板上方的纳米线的半导体结构。该纳米线包含第一半导体材料并且朝该基板的垂直方向延伸。在该基板上方形成材料层。该材料层环状地包围该纳米线。对于该材料层选择性地移除该纳米线的第一部分。不移除该纳米线的第二部分。该纳米线的第二部分远离该基板的远端比该材料层的表面更靠近该基板，使得该半导体结构在该纳米线的 位置 处有凹部。该纳米线的远端在该凹部的底部暴露。以第二半导体材料填充该凹部。该第二半导体材料的掺杂与该第一半导体材料的掺杂不同。 | ||||||
| 权利要求 | 1.一种形成半导体结构的方法，包含： |
||||||
| 说明书全文 | 形成包含垂直纳米线的半导体结构的方法技术领域[0001] 本揭示内容大致涉及集成电路的领域，且更特别的是，涉及包含垂直纳米线的集成电路。 背景技术[0002] 集成电路通常含有大量的电路组件，特别是，包含场效晶体管的集成电路。在场效晶体管中，提供用栅极绝缘层可与信道区隔开的栅极电极，该栅极绝缘层提供栅极电极与信道区之间的电性绝缘。在信道区附近，提供源极区及漏极区。 [0004] 场效晶体管可为平面场效晶体管，其中，源极区、信道区和漏极区可形成于半导体基板(substrate)中或形成于设在基板上方的一层半导体材料中。源极区、信道区和漏极区沿着与基板的厚度方向实质垂直的水平方向排列。在信道区上方形成栅极电极，以及在栅极电极、信道区之间可设有栅极绝缘层用以使栅极电极与信道区电性绝缘。 [0005] 为了增加场效晶体管的操作速度以及使含有场效晶体管的集成电路有较高的整合密度，可能需要缩减场效晶体管的尺寸。如果缩减平面场效晶体管的尺寸，则对应至晶体管的源极区与漏极区之间的距离的栅极长度也会减少。这可能导致短信道效应，包括泄露电流增加以及场效晶体管有较差的次临界斜率(sub-threshold slope)。 [0006] 为了应付如果集成电路使用平面场效晶体管可能会发生的一些效能问题，已有人提议使用FinFET或者是三栅极晶体管，而不使用平面场效晶体管。在FinFET及三栅极晶体管中，将信道区及/或源极和漏极区、或部分源极和漏极区形成为鳍片，其为长形半导体组件且沿着有所述晶体管形成于其上的基板的水平方向延伸。栅极电极可形成于鳍片的两面上，以及在三栅极晶体管的情形下，也形成于所述鳍片上面，藉此设置栅极电极在鳍片的三面上。 [0007] 因此，施加至FinFET或三栅极晶体管的栅极电极的电压分别提供在信道区的两面或三面上，这可改善信道区的可控性。不过，类似于平面晶体管，在FinFET及三栅极晶体管中，源极、信道及漏极区沿着基板的水平方向排列，为了提供至源极和漏极区的电气接触与栅极长度而需要相对大量的空间。 [0008] 鉴于上述情形，提供克服或至少减少上述问题中的一些或全部的方法。特别是，本揭示内容提供可用来形成场效晶体管的方法，其中，源极、信道及漏极区沿着有所述晶体管形成于其上的基板的垂直方向排列。这允许减少场效晶体管在基板水平方向的延伸部分，而不需要缩放晶体管的栅极长度。此外，本揭示内容提供能允许形成具有可控性改良的信道的场效晶体管的方法。发明内容 [0009] 为供基本理解本发明的一些态样，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要识别本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。 [0010] 揭示于本文的一示范方法包括提供一种半导体结构。该半导体结构包含基板与设于该基板上方的纳米线。该纳米线包含第一半导体材料而且沿着该基板的垂直方向延伸。在基板上方形成环状包围该纳米线的材料层。对于该材料层选择性地移除该纳米线的第一部分。该纳米线的第二部分不移除。该纳米线的第二部分中远离该基板的远端(distal end)比该材料层的表面更靠近该基板，使得该半导体结构在该纳米线的位置处具有凹部。 该纳米线的远端在凹部的底部暴露。以第二半导体材料填充该凹部。该第二半导体材料的掺杂与该第一半导体材料的掺杂不同。 [0011] 揭示于本文的另一示范方法包括提供包含基板、在该基板上的介电层及在该介电层上的第一半导体层的绝缘体上覆半导体结构。减少该第一半导体层的厚度。在减少该第一半导体层的厚度之后，外延沉积第二半导体层于该第一半导体层上。该第二半导体层包含设于该第一半导体层上的第一部分以及设于该第二半导体层的该第一部分上的第二部分。该第二半导体层的第一部分的掺杂与该第二半导体层的第二部分的掺杂不同。图案化该第二半导体层的第二部分。该图案化步骤形成朝该基板的垂直方向延伸的纳米线。在该半导体层的第一部分中邻近该纳米线而且不被该纳米线覆盖的部分留在该半导体结构中。附图说明 [0012] 参考以下结合附图的说明可明白本揭示内容，其中，类似的组件以相同的组件符号表示，且其中： [0013] 图1的示意横截面图显示处于本发明方法中的一阶段的半导体结构； [0014] 图2的示意横截面图显示处于本发明方法中的一阶段的半导体结构； [0015] 图3a及图3b的示意图显示处于本发明方法中的一阶段的半导体结构，其中，图3a为示意上视图而图3b为示意横截面图； [0016] 图4的示意横截面图显示处于本发明方法中的一阶段的半导体结构； [0017] 图5的示意横截面图显示处于本发明方法中的一阶段的半导体结构； [0018] 图6a及图6b的示意图显示处于本发明方法中的一阶段的半导体结构，其中，图6a为示意上视图而图6b为示意横截面图； [0019] 图7的示意横截面图显示处于本发明方法中的一阶段的半导体结构； [0020] 图8的示意横截面图显示处于本发明方法中的一阶段的半导体结构； [0021] 图9的示意横截面图显示处于本发明方法中的一阶段的半导体结构；以及[0022] 图10a至图10c的示意图显示处于本发明方法中的一阶段的半导体结构，其中，图10a为示意上视图而图10b及图10c为示意横截面图。 [0023] 尽管本发明容易做成各种修改及替代形式，本文仍以附图为例显示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入由随附权利要求书定义的本发明精神及范畴内的所有修改、等价及替代性陈述。 [0024] 主要组件符号说明 [0025] 100 半导体结构 [0026] 101 基板 [0027] 102 介电层 [0028] 103 半导体层 [0029] 104 沟槽隔离结构 [0030] 105 半导体层 [0031] 106、107 部分 [0032] 108 假结构 [0033] 109至112 间隔体 [0034] 113 充填材料 [0035] 114 纳米线 [0036] 115 漏极间隔体 [0037] 116 栅极绝缘层 [0038] 117 栅极电极 [0039] 118 源极间隔体 [0040] 119 远端 [0041] 120 半导体材料 [0042] 121、122 虚线 [0043] 123 源极接触层 [0045] 125 源极接触窗 [0046] 126 漏极接触窗 [0047] 127 栅极接触窗 [0048] 128 第一水平方向 [0049] 129 第二水平方向 [0050] 130 厚度方向 [0051] 131 晶体管 [0052] 132、133 区域。 具体实施方式[0053] 以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，不过对本技术领域一般技术人员而言在阅读本揭示内容后仍将是例行工作。 [0054] 以下充分详述数个具体实施例使得熟谙此技术领域者能制作及使用本发明。应了解，基于本揭示内容显然仍有其它的具体实施例，以及在不脱离本发明范畴的情形下，可做出系统、结构、方法或机械改变。在以下的说明中，给出许多特定细节是为了让读者彻底了解，本发明。不过，显然在没有所述特定细节下仍可实施本揭示内容的具体实施例。为了避免混淆本揭示内容，因此不详细揭示一些众所周知的电路、系统配置、结构配置及工艺步骤。 [0055] 图1的示意横截面图根据一具体实施例显示处于方法中的一阶段的半导体结构100。半导体结构100包含可由半导体材料(例如，硅)形成的基板101。基板101分别有厚度方向130(与图1的图面垂直)或垂直方向。基板101在垂直方向130的延伸部分可小于基板101在第一水平方向128及第二水平方向129(两者相互垂直而且与基板101的垂直方向130垂直)的延伸部分。 [0056] 附图中，以箭头显示垂直于图面的方向，以带有小点的圆圈显示指向观看者的方向，以带有“x”的圆圈显示背离观看者的方向。 [0057] 基板101可具有与基板101的垂直方向130实质垂直的顶面及底面。基板101可具有圆盘或片体的形状。 [0058] 半导体结构100进一步包含半导体层103与介电层102。介电层102设于半导体层103、基板101之间。介电层102隔开半导体层103与基板101，以及提供半导体层103与基板 101之间的电性绝缘。介电层102可包含介电材料，例如二氧化硅、氮氧化硅及/或氮化硅，以及半导体层103可包含半导体材料，例如硅、硅/锗、碳化硅及/或III-V族半导体，例如砷化镓。半导体层103可实质无掺杂。基板101、介电层102及半导体层103形成绝缘体上覆半导体(SOI)结构。 [0059] 半导体结构100进一步包含沟槽隔离结构104。沟槽隔离结构104可为浅沟槽隔离结构。沟槽隔离结构104可包围显示于图1的半导体层103的部分以及可提供半导体层103中被包围部分与半导体层103的其它部分(未显示于图1)之间的电性绝缘。 [0060] 半导体结构100的形成可包括应用用以形成绝缘体上覆半导体结构的技术，可包括提供第一半导体晶圆及第二半导体晶圆。该第一半导体晶圆包含基板101的半导体材料，以及该第二半导体晶圆包含半导体层103的半导体材料。所述晶圆中的一者或两者可具有由形成于其上的介电层102构成的一层介电材料。所述晶圆可相互黏合，其中，介电层102位于所述晶圆之间。然后，可劈开包含半导体层103的半导体材料的第二晶圆。之后，可进行抛光工艺(例如，化学机械抛光法(CMP))以提供有实质平滑表面的半导体层103。 [0061] 在形成绝缘体上覆半导体结构后，可用用以形成浅沟槽隔离的方法来形成沟槽隔离结构104，包括微影、蚀刻、氧化及/或沉积。 [0062] 在显示于图1的配置中，半导体层103的厚度可在约10纳米(对应至超薄体绝缘体上覆半导体晶圆(UTB-SOI-wafer)的半导体层厚度)至约100纳米(对应至正常绝缘体上覆半导体晶圆之半导体层厚度)之间。 [0063] 图2的示意横截面图显示处于工艺的后一阶段的半导体结构100。可减少半导体层103的厚度，其为半导体层103在垂直方向130的延伸部分。在减少半导体层103的厚度后，半导体层103有约5至10纳米的厚度。 [0064] 减少半导体层103的厚度可包括适合对沟槽隔离结构104材料选择性地移除半导体层103的半导体材料的蚀刻工艺。在对第二材料选择性地蚀刻第一材料时，这两种材料都暴露于适合以快于第二材料的蚀刻速率移除第一材料的蚀刻剂。材料的蚀刻速率表示一层材料在该材料暴露于蚀刻剂时每单位时间被移除的部分的厚度，其中，厚度的测量方向与材料表面垂直。 [0065] 用于减少半导体层103的厚度的蚀刻工艺可为干式蚀刻工艺，例如，适合对于沟槽隔离结构104的材料有选择性地移除半导体层103的材料的反应性离子蚀刻(RIE)工艺。例如，在半导体层103包含硅及沟槽隔离结构104包含二氧化硅的具体实施例中，蚀刻工艺可为反应性离子蚀刻工艺，其中，使用含有四氟化碳(CF4)的蚀刻气体。不必使用蚀刻工艺来减少半导体层103的厚度。替换地或附加地，可使用化学机械抛光工艺。在化学机械抛光时，半导体结构100与抛光垫相对移动，以及供给泥浆至半导体结构100与抛光垫之间的接口。用半导体层103的材料与泥浆中的化学化合物的化学反应及/或半导体层103的材料与抛光垫之间的机械相互作用移除半导体结构100表面上的材料，尤其是半导体层103的材料。在化学机械抛光工艺中，也可移除沟槽隔离结构104的一部分，藉此减少沟槽隔离结构的厚度。 [0066] 在减少半导体层103的厚度后，可进行外延成长工艺用以外延沉积半导体层105于半导体层103上。由于半导体层105的外延沉积，半导体层105的半导体材料可适应半导体层103的半导体材料的结晶结构。因此，可得到有实质单晶结构的半导体层105。 [0067] 该外延成长工艺可调适成选择性地沉积半导体材料于半导体层103上，其中，实质无半导体材料沉积于沟槽隔离结构104的暴露表面部分上及/或只有少量半导体材料沉积于沟槽隔离结构104的暴露表面部分上。 [0068] 在一些具体实施例中，在沉积半导体层105时，可用掩模(mask)(例如，包含氮化硅或二氧化硅的硬掩模)覆盖半导体结构100中将不会沉积半导体材料的部分(未显示于图1)。由于该外延成长工艺的选择性，实质无半导体材料或只有少量半导体材料沉积于该掩模上。此外，在进行选择性外延成长工艺用以沉积半导体材料于半导体结构的其它部分时，可用掩模覆盖半导体结构100显示于图2的部分。 [0069] 因此，在半导体结构100的不同部分中可提供不同半导体材料及/或掺杂相异（differently doped）半导体材料。掺杂相异半导体材料可用来形成N型信道晶体管及P型信道晶体管于部分半导体结构100中。 [0070] 该选择性外延成长工艺可为化学气相沉积工艺或等离子增强式化学气相沉积工艺，其中，沉积工艺的参数，例如反应气体的组合物及压力，温度及/或反应气体所产生的放电功率，经调适成可得到半导体材料于半导体层103上的选择性沉积。 [0071] 例如，在半导体层103、105包含硅的具体实施例中，用于在半导体层103上形成半导体层105的选择性外延成长工艺可为化学气相沉积工艺或等离子增强式化学气相沉积工艺，其中，使用包含含有硅及氯的化学化合物(例如，SiCl4、SiHCl3及/或SiH2Cl2)的蚀刻气体。或者，该蚀刻气体可包含含有硅的化学化合物(例如，SiH4)与含有氯化物的物质(例如，HCl及/或Cl2)的混合物。 [0072] 氯可与沟槽隔离结构104及/或掩模的表面上的硅原子化学反应，其中，形成未键合至该表面的气体反应产物以便移除硅原子。沉积于半导体层103表面上的硅原子及/或已沉积于半导体层103上的硅与氯有较低程度的反应，使得硅可成长于半导体层103的表面上。 [0074] 半导体层105可包含部分106、107，其中，部分106的掺杂与部分107的掺杂不同。部分106可设于半导体层103与半导体层105的部分107之间以及可予以P型掺杂或N型掺杂。在一些具体实施例中，半导体层105的部分106可包含N型掺杂物，例如砷(As)，或P型掺杂物，例如硼(B)。掺杂物的浓度范围可在约1015厘米-3至约各掺杂物的固溶度极限(约为1021厘米-3)，例如，约1020厘米-3之间。设于部分106上方的半导体层105的部分107可实质无掺杂或部分107可与半导体层105的部分106的掺杂相反地掺杂。在半导体层105的部分107与部分106的掺杂相反地掺杂的具体实施例中，部分106若为N型掺杂，则部分107可P型掺杂，以及部分106若为P型掺杂，则部分107可N型掺杂。 [0075] 如以下所详述的，晶体管可形成于半导体结构100中，其中，该晶体管的漏极区由半导体层105的部分106形成，以及信道区由部分107形成。在待形成的晶体管为N型晶体管的具体实施例中，半导体层105的部分106可N型掺杂，以及在待形成的晶体管为P信道晶体管的具体实施例中，半导体层105的部分106可P型掺杂。 [0076] 半导体层105的部分106沿着基板101的垂直方向130(与图2的图面垂直)测量的厚度可大于半导体层103在减少第一半导体层103厚度之后得到的减少厚度。 [0077] 在一些具体实施例中，半导体层105的部分106的厚度可大于半导体层103的减少厚度的五倍及/或大于半导体层103的减少厚度的十倍。例如，半导体层103的减少厚度可在约5至10纳米之间，以及半导体层105的部分106的厚度可在约50至60纳米之间。 [0078] 因此，在半导体结构100中，可形成靠近介电层102的晶体管的漏极区。在减少半导体层103的厚度后，半导体层103留在半导体结构100中有相对低厚度的部分可充分提供半导体层105的实质单晶结构，同时对于晶体管的电子特性只有很小或实质无影响。 [0079] 半导体层105的部分107的厚度可大于半导体层105的部分106的厚度及/或大于部分106的厚度的两倍。在一些具体实施例中，半导体层105的部分107可具有约130至150纳米的厚度，例如，厚约140纳米。 [0080] 半导体层的部分107的厚度可大于栅极长度与待形成于半导体结构100的晶体管的源极间隔体的厚度的总合。在一具体实施例中，该栅极长度可约等于26纳米(22纳米节点)，该源极间隔体可厚约20纳米以及半导体层105的部分107可厚约140纳米以提供额外的容限。以下解释栅极长度及源极间隔体。 [0081] 在沉积工艺期间，通过原位(in situ)掺杂半导体层105的材料，可提供半导体层105的部分106、107的掺杂。为此目的，在沉积半导体层的材料期间，可供给掺杂物或包含该掺杂物的化学化合物，使得半导体层105含有掺杂物。为了形成半导体层105的实质无掺杂部分107，在形成部分107期间，可省略掺杂物或包含掺杂物的化学化合物的供给。 [0082] 图3a及图3b的示意图处于工艺的后一阶段的半导体结构100。图3a为示意上视图，以及图3b显示沿着图3a中的直线A-A绘出的示意横截面图，其对应至图1及图2的横截面图。 [0083] 进行半导体层105中被沟槽隔离结构104包围的部分的第一图案化。在第一图案化工艺中，在半导体层105上形成假结构(dummy structure)108。假结构108可包含氮化硅。或者，假结构108可包含二氧化硅或氮氧化硅。假结构108的形状可呈长形，其中，假结构108在第一水平方向128(图3a的水平线)的延伸部分大于假结构108在第二水平方向129(图3a的垂直线)的延伸部分。 [0084] 在第一水平方向128中，假结构108可延伸越过半导体层105被沟槽隔离结构104包围的部分，及/或假结构108的两端可与沟槽隔离结构104重叠。假结构108在第二水平方向129的延伸部分可小于半导体层105被沟槽隔离结构104包围在第二水平方向129延伸的部分，使得该半导体层105中被沟槽隔离结构104包围的部分不被假结构108覆盖。 [0085] 假结构108不必位在半导体层105被沟槽隔离结构104包围的部分的中心。如图3a及图3b所示，该半导体层105中被沟槽隔离结构104包围的位于假结构108的第一侧(图3a是在假结构108下面以及图3b是在假结构108右边)上的部分可大于在假结构108的第二侧(图3a是在假结构108上面以及图3b是在假结构108左边)上的部分。 [0086] 如以下所详述的，在半导体结构100中在假结构108的第一侧上的部分中，可装设待形成于半导体结构100的晶体管的漏极接触窗(drain contact via)。通过不装设假结构108于半导体层105被沟槽隔离结构104包围的部分的中央，与排列(arrangement)在中央相比，可提供更多用于形成漏极接触窗的空间。 [0087] 为了形成假结构108，用沉积工艺(例如，化学气相沉积或等离子增强式化学气相沉积)可沉积一层假结构108材料(例如，一层氮化硅、二氧化硅或氮氧化硅)。之后，可图案化该假结构108材料层。 [0088] 该假结构108材料层的图案化可包括微影工艺。在一些具体实施例中，假结构108在第二水平方向129的宽度可实质对应至用于形成假结构108的微影工艺的分辨率。例如，假结构108在第二水平方向129的宽度可小于微影工艺的分辨率的两倍。假结构108在第二水平方向129的宽度可在约30至40纳米之间。 [0089] 在其它具体实施例中，假结构108在第二水平方向129的宽度可小于用以形成假结构108的微影工艺的分辨率。在此类具体实施例中，可首先形成在第二水平方向129有较大宽度的假结构108，例如实质对应至微影工艺的分辨率的宽度，然后进行缩减假结构108在第二水平方向129的宽度的蚀刻工艺。或者，可使用多次图案化工艺用于形成假结构108。 [0090] 在形成假结构108后，可形成邻接假结构108的间隔体109、110、111、112。间隔体110、112可由与假结构108实质相同的材料形成。间隔体109、111可由对于假结构108及间隔体110、112的材料可选择性地蚀刻的材料形成。 [0091] 在假结构108及间隔体110、112由氮化硅形成的具体实施例中，间隔体109、111可包含二氧化硅或氮氧化硅。在假结构108及间隔体110、112由二氧化硅形成的具体实施例中，间隔体109、111可包含氮化硅或氮氧化硅，以及在假结构108及间隔体110、112由氮氧化硅形成的具体实施例中，间隔体109、111可包含氮化硅或二氧化硅。 [0092] 各个间隔体109、110、111、112可通过实质各向同性地(isotropically)沉积各个间隔体的一层材料于半导体结构100上面，然后进行各向异性(anisotropic)蚀刻工艺而形成。 [0093] 在该各向异性蚀刻工艺中，该间隔体材料层在半导体结构100的实质水平部分(例如，半导体层105表面，假结构108的顶面及沟槽隔离结构104的顶面)上的部分会以大于该层在半导体结构100的倾斜部分上的部分(例如，假结构108的侧壁及/或间隔体中已经形成的侧壁)的蚀刻速率移除。 [0094] 该各向异性蚀刻工艺可调适成对于半导体结构100上的其它材料选择性地移除正被形成的间隔体的材料，尤其是对于半导体层105的半导体材料及/或邻接待形成的间隔体的特征(可为假结构108或间隔体109至112中的另一者)的材料。 [0095] 一旦移除该间隔体材料层中在半导体结构100的实质水平部分的部分，就可中止该各向异性蚀刻工艺。由于该蚀刻工艺的各向异性，该材料层在半导体结构100的倾斜部分上的部分不被移除以及形成间隔体109、110、111、112中的一者。 [0096] 图4的示意横截面图显示处于工艺的后一阶段的半导体结构100。在形成假结构108及间隔体109、110、111、112后，可进行半导体结构100的平坦化。该平坦化可包括化学机械抛光工艺。 [0097] 在一些具体实施例中，在形成假结构108及间隔体109至112之后和在平坦化之前，在半导体结构100上面可形成材料与间隔体109、111实质相同的牺牲层(未显示)。该牺牲层在平坦化工艺期间可协助保护半导体层105及沟槽隔离结构104以及在后面工艺可移除，如以下所详述者。在其它具体实施例中，可省略该牺牲层。 [0098] 在平坦化时，可部分移除假结构108及间隔体109至112，使得假结构108及间隔体109至112在垂直方向130得到实质相等的厚度以及假结构108及间隔体109至112各自在半导体结构100的表面暴露。在使用如上述的牺牲层的具体实施例中，在平坦化时，可移除该牺牲层在假结构108及间隔体109至112上面的部分，而该牺牲层直接在半导体层105上的部分可留在半导体结构100上。 [0099] 在该平坦化工艺后，可移除间隔体109、111及视需要的牺牲层用以暴露半导体层105，除了被假结构108及间隔体110、112覆盖的部分以外。所述特征形成沿着第一水平方向 128延伸越过半导体层105被沟槽隔离结构104包围的部分的掩模，这通过比较图4与图3a及图3b可明白。所述掩模的宽度对应至假结构108及间隔体110、112的宽度。在间隔体109、111的位置处，提供所述掩模之间的间隙，其中，所述间隙的宽度对应至间隔体109、111的宽度。 [0100] 图5的示意横截面图显示处于工艺的后一阶段的半导体结构100。可进行蚀刻工艺用以部分移除半导体层105中不被由假结构108及间隔体110、112提供的掩模覆盖的部分(参考图4)。该蚀刻工艺可调适成对于假结构108、间隔体110、112及沟槽隔离结构104的材料选择性地移除半导体层105的材料。在半导体层105包含硅以及假结构108、间隔体110、112及沟槽隔离结构104包含二氧化硅、氮氧化硅及/或氮化硅的具体实施例中，该蚀刻工艺可调适成对于二氧化硅、氮氧化硅及/或氮化硅选择性地蚀刻硅。 [0101] 该蚀刻工艺可为各向异性蚀刻工艺，其中，实质不蚀刻半导体层105在假结构108及间隔体110、112下面的部分，使得在蚀刻工艺形成有沿着垂直方向130延伸的实质垂直侧壁的长形半导体突出物后，半导体层105在假结构108及间隔体110、112下面的部分留在半导体结构100中。 [0102] 该蚀刻工艺不完全移除半导体层105中不被假结构108及间隔体110、112覆盖的部分。反而，该蚀刻工艺可调适成实质完全移除半导体层105的部分107中不被假结构108及间隔体110、112覆盖的部分，半导体层105的部分106至少有一部分可实质留在半导体结构100被沟槽隔离结构104包围的整个区域中。此外，半导体层103可留在半导体结构100中。 [0103] 在该蚀刻工艺后，包含半导体层105的部分107的一部分的长形半导体突出物沿着第一水平方向128延伸越过半导体结构100。在该蚀刻工艺中，可蚀刻半导体层105的半导体材料至大于半导体层105的部分107的厚度的深度，使得所述长形半导体突出物包含半导体层105的部分106的一部分，而半导体层105在每个长形半导体突出物内的掺杂相异部分106、107之间有过渡（transition）。 [0104] 所述长形半导体突出物在第二水平方向129的宽度实质对应至假结构108及间隔体110、112的宽度。在所述长形半导体突出物之间，有宽度实质对应至间隔体109、111的宽度的凹槽。因此，通过选择假结构108及间隔体109至112的对应宽度，可控制所述长形半导体突出物的宽度及所述长形半导体突出物之间的间隔。 [0105] 在一些具体实施例中，间隔体110、112的宽度可大致等于假结构108的宽度，使得所有长形半导体突出物有实质相同的宽度。在其它具体实施例中，间隔体110、112的宽度可小于假结构108的宽度，使得形成于假结构108下面的长形半导体突出物比形成于间隔体110、112下面的长形半导体突出物宽些。 [0106] 间隔体109至112的宽度取决于在形成间隔体109至112时被各向同性地沉积的材料层的厚度以及在形成间隔体109至112时所执行的蚀刻工艺的各向异性程度。因此，间隔体109至112的宽度不受限于微影工艺的性质，使得形成于间隔体110、112下面的长形半导体突出物的宽度以及长形半导体突出物之间的距离可小于用于形成假结构108的微影工艺的分辨率。在一些具体实施例中，间隔体109至112的宽度可在约5至20纳米之间。 [0107] 在蚀刻工艺后，可移除在第一图案化工艺用作为掩模的假结构108及间隔体110、112。这可用适合对于半导体层105及沟槽隔离结构104的材料选择性地移除假结构108及间隔体110、112的材料的蚀刻工艺达成。在假结构108及间隔体110、112包含氮化硅、沟槽隔离结构104包含二氧化硅及半导体层105包含硅的具体实施例中，该蚀刻工艺可适合对于硅及二氧化硅选择性地移除氮化硅。 [0108] 在移除假结构108及间隔体110、112后，在由半导体层105形成的长形半导体突出物之间的凹槽以及在长形半导体突出物、沟槽隔离结构104之间的空间可填充充填材料113。在一些具体实施例中，这可通过沉积一层充填材料113于半导体结构100上面来完成。 之后，可进行平坦化工艺，例如，化学机械抛光工艺，用以提供该半导体结构的实质平坦表面以及暴露长形半导体突出物及/或暴露沟槽隔离结构104。 [0109] 本揭示内容不限于用如上述的蚀刻工艺来移除假结构108及间隔体110、112的具体实施例。或者，假结构108及间隔体110、112在沉积充填材料113期间可留在半导体结构100上然后可在后续化学机械抛光工艺期间移除。 [0110] 图6a及图6b的示意图处于工艺的后一阶段的半导体结构100。图6a为示意上视图，以及图6b为沿着图6a的直线A-A绘出的示意横截面图，其对应至显示于图1、图2、图3b、图4及图5的横截面。 [0111] 进行半导体层105中被沟槽隔离结构104包围的部分的第二图案化工艺用以形成沿着基板101的垂直方向130延伸的多条纳米线114。纳米线114在垂直方向130的长度可大于纳米线114在基板101的第一水平方向128及第二水平方向129的宽度。在一些具体实施例中，纳米线114在垂直方向130的长度可大于纳米线114在第一水平方向128及/或第二水平方向129的宽度的两倍、三倍以上、五倍以上及/或十倍以上。 [0112] 半导体层105的部分106在纳米线114之间可暴露，其中，半导体层105的部分107实质无残留物(参考图4)留在纳米线114之间的间隙以及纳米线114与沟槽隔离结构104之间的空间。纳米线114可包含由半导体层105的部分107材料形成的上半部。纳米线114在基板100的垂直方向130的长度可大于半导体层105的部分107的厚度，使得纳米线114各自包含由半导体层105的部分106材料形成的下半部。 [0113] 因此，在各条纳米线114中，在对应至半导体层105的部分106的掺杂的第一次掺杂与对应至半导体层105部分107的掺杂的第二次掺杂之间，可提供过渡。特别是，各条纳米线114可各自包含在P型掺杂或N型掺杂区与实质无掺杂区之间的过渡，其中，该实质无掺杂区至基板101的距离大于P型掺杂或N型掺杂区至基板101的距离。或者，各条纳米线114可包含PN过渡，如果纳米线由半导体层105形成的话，其中，部分107的掺杂与部分106的掺杂相反。 [0114] 在该第二图案化工艺中，在半导体结构100上方，可形成类似于假结构108(图3a至图3b)的假结构。类似假结构108，此一第二假结构的形状可呈长形，其中，该第二假结构的宽度大致等于或稍微大于用来形成第二假结构的微影工艺的分辨率。在形成第二假结构后减少第二假结构的宽度及/或用多个图案化工艺形成第二假结构的具体实施例中，该第二假结构的宽度可小于微影工艺的分辨率。 [0115] 不过，第二假结构对于基板101的排列与假结构108的排列不同。第二假结构的长度方向可沿着第二水平方向129延伸，而假结构108的长度方向沿着第一水平方向128延伸，如上述。因此，第二假结构沿着第二水平方向129延伸越过半导体结构100中被沟槽隔离结构104包围的部分，以及第二假结构的宽度沿着第一水平方向128延伸。因此，相较于假结构108，第二假结构的排列旋转约90度角。 [0116] 第二图案化工艺的其它特征可对应至以上在说明图3a至图5时提及的第一图案化工艺。特别是，可形成邻接第二假结构的间隔体组件及/或牺牲材料层，可进行平坦化，可对于第二假结构及一个或多个其它间隔体的材料选择性地蚀刻某些间隔体及/或视需要的牺牲层，以及可进行蚀刻工艺用以对于第二假结构、留在半导体结构100上的间隔体及/或沟槽隔离结构104的材料选择性地蚀刻半导体层105的材料。该蚀刻工艺的深度可大约等于用于第一图案化工艺的蚀刻工艺的深度。 [0117] 因此，纳米线114都形成于半导体层105在图案化工艺期间各自被假结构及/或在蚀刻半导体层105的材料时留在半导体结构100上的其中一个间隔体所覆盖的位置。 [0118] 该第二假结构不必排列于半导体结构100中被沟槽隔离结构104包围的部分的中央。因此，在纳米线114的一侧上，可提供空间供栅极接触窗提供至待形成于半导体结构100的晶体管的栅极电极的电气接触。例如，用来设置栅极接触窗的空间可位在图6a的上视图的右边。 [0119] 本揭示内容不限于第一及第二图案化工艺在蚀刻半导体层105的材料时第一假结构108及第二假结构留在半导体结构100上的具体实施例。或者，在所述图案化工艺中的一者或两者中，可移除该假结构，以及邻接由不同于假结构(例如，间隔体109、111)材料形成的假结构的间隔体可留在半导体结构100上以及在蚀刻半导体层105的材料时可用作掩模。 [0120] 例如，在第一图案化工艺中，可移除假结构108以及间隔体109、111可用作蚀刻掩模，以及可进行第二图案化工艺，如上述。因此，不同于显示于图6a的配置，可能只形成沿着第一水平方向128排列的四行纳米线114。 [0121] 在其它具体实施例中，可形成更多或更少与间隔体109至112类似的间隔体用以提供不同数目的纳米线。 [0122] 图7的示意横截面图显示处于工艺的后一阶段的半导体结构100。在形成纳米线114后，可形成漏极间隔体115。漏极间隔体115可由有相对低电介质常数的介电材料形成，例如，二氧化硅。或者，漏极间隔体115可由氮化硅或氮氧化硅形成。漏极间隔体115的形成可包括各向异性沉积工艺。在该各向异性沉积工艺中，沉积一层漏极间隔体材料于半导体结构100上面，其中，漏极间隔体材料在半导体结构100的实质水平部分上面的沉积速率大于漏极间隔体材料在半导体结构100的倾斜部分上面的沉积速率。 [0123] 半导体结构100的实质水平部分包括半导体层105的部分106中在纳米线114之间以及在纳米线114与沟槽隔离结构104间的空间暴露的表面，以及纳米线114及沟槽隔离结构104的顶面。半导体结构100的倾斜部分包括沟槽隔离结构104及纳米线114的侧壁。 [0124] 形成于各向异性沉积工艺的漏极间隔体材料层在半导体结构100的水平部分上有大于倾斜部分的厚度，该厚度沿着与半导体结构100的各个部分的表面实质垂直的方向测量。特别是，该漏极间隔体材料层在半导体层105的暴露部分106的表面上在纳米线114之间的部分有大于该漏极间隔体材料层在纳米线114的侧壁上的部分的厚度。 [0125] 用来形成该漏极间隔体材料层的各向异性沉积工艺可为高密度等离子化学气相沉积工艺。在漏极间隔体115包含二氧化硅的具体实施例中，高密度等离子化学气相沉积工艺可使用包含硅烷(SiH4)、氧(O2)及稀有气体(例如，氩(Ar)或氦(He))的反应气体。可用高密度等离子源极激发反应气体中的氧分子及稀有气体原子而藉此形成离子。 [0126] 施加至半导体结构100及/或在半导体结构100附近的电极的偏压把离子拉向半导体结构100的表面。氧离子与硅烷反应以形成沉积于半导体结构100上的二氧化硅，而稀有气体离子同时溅镀沉积材料。溅镀材料的速率在纳米线114及/或沟槽隔离结构104的边缘附近可特别高。 [0127] 高密度等离子化学气相沉积工艺的参数，例如等离子密度、偏压、反应气体的组合物、压力及温度，可调适成使得二氧化硅在半导体结构100上发生净沉积，而沉积材料的同时溅镀防止在纳米线114及/或沟槽隔离结构104边缘形成突出部分。因此，得以实质沉积材料于纳米线114之间的间隙以及纳米线114与沟槽隔离结构104之间的空间而不形成空隙。 [0128] 在各向异性沉积该漏极间隔体材料层后，可进行各向同性蚀刻工艺，例如，干式蚀刻工艺。在该各向同性蚀刻工艺中，该漏极间隔体材料层在半导体结构100的倾斜表面部分上的部分的蚀刻速率可实质上等于该漏极间隔体材料层在半导体结构100表面的实质水平部分上的部分的蚀刻速率。 [0129] 在该各向同性蚀刻工艺中，用于该各向同性蚀刻工艺的蚀刻剂可能影响该漏极间隔体材料层在纳米线114的顶面及/或沟槽隔离结构104的顶面上的部分的程度大于该漏极间隔体材料层在半导体层105的部分106暴露于纳米线114之间的表面上的部分。该蚀刻剂可与该漏极间隔体材料层在纳米线114及沟槽隔离结构104顶面的部分的顶面及侧面反应。与此相反，该漏极间隔体材料层在半导体层105的部分106上于纳米线114之间的部分没有这种侧面。由于纳米线114及沟槽隔离结构104在水平方向128、129的延伸部分相对小，所以该漏极间隔体材料层在纳米线114及沟槽隔离结构104顶面的部分的侧面面积大约与顶面面积有相同的等级。因此，漏极间隔体材料在纳米线114及沟槽隔离结构104的顶面得到的速率可快于在纳米线114间的部分以及在纳米线114与沟槽隔离结构104之间的空间。 [0130] 可进行该各向同性蚀刻工艺直到该漏极间隔体材料层只实质存在于半导体层105的部分106于纳米线114之间的表面上以及在纳米线114与沟槽隔离结构之间的空间中。该漏极间隔体材料层的剩余部分形成漏极间隔体115，如图7所示。漏极间隔体115可覆盖半导体层105的部分106的表面，其中，纳米线114延伸穿过漏极间隔体115的开口，以及暴露纳米线114的侧面及顶面。因此，漏极间隔体115环状地包围每一条纳米线114。 [0131] 在形成漏极间隔体115后，在纳米线114的暴露表面上可形成栅极绝缘层116。在纳米线114包含硅的具体实施例中，栅极绝缘层116可包含二氧化硅以及可用热氧化工艺形成。在一些具体实施例中，栅极绝缘层116可为厚约2纳米的二氧化硅层以及可用热氧化工艺在约850℃的温度的氧化环境（例如含氧及/或水的气体）中进行20秒形成。在其它具体实施例中，栅极绝缘层116可包含高k材料(例如，二氧化铪)以及可用用以形成高k栅极绝缘层于半导体表面上的技术形成，此技术与用来形成包含由高k材料形成的栅极绝缘层的平面场效晶体管的技术类似。 [0132] 图8的示意横截面图显示处于工艺的后一阶段的半导体结构100。在形成栅极绝缘层116后，在半导体结构100上方可形成栅极电极117。 [0133] 栅极电极117可包含金属。可选择栅极电极117的金属使栅极电极117的功函数适应纳米线114的半导体材料的功函数。栅极电极117的材料可取决于待形成于半导体结构100的晶体管是P型信道晶体管还是N型信道晶体管。在要形成N型信道晶体管以及半导体层 105的部分106包含N型掺杂物的具体实施例中，栅极电极117的金属可包含La、LaN或TiN。在要形成P型信道晶体管以及半导体层105的部分106被P型掺杂的具体实施例中，栅极电极 117的金属可包含Al、AlN或TiN。在其它具体实施例中，栅极电极117可由半导体材料形成，例如多晶硅。 [0134] 类似于漏极间隔体115，栅极电极117的形成可通过各向异性沉积一层栅极电极117材料于半导体结构100上面以及进行各向同性蚀刻工艺以移除该栅极电极117材料在纳米线114及沟槽隔离结构104的侧壁及顶面上的部分。栅极电极117覆盖漏极间隔体115的表面，其中，纳米线114与栅极绝缘层116延伸穿过栅极电极117的开口。因此，栅极电极117环状地包围每一条纳米线114。 [0135] 在形成栅极电极117后，可用蚀刻工艺移除栅极绝缘层116中不被栅极电极117覆盖的部分。在栅极绝缘层116包含二氧化硅的具体实施例中，这可用湿蚀刻清洗工艺达成，其中，半导体结构100暴露于稀释的氢氟酸。 [0136] 之后，可形成源极间隔体118。类似于漏极间隔体115，源极间隔体118可由二氧化硅形成，以及形成源极间隔体118的技术可对应至用于形成漏极间隔体115的技术。特别是，源极间隔体118的形成可包括各向异性沉积一层源极间隔体118材料以及各向同性蚀刻工艺。该各向异性沉积工艺可为高密度等离子化学气相沉积工艺，以及该各向同性蚀刻工艺可为干式蚀刻工艺。 [0137] 源极间隔体118的厚度不必实质上等于漏极间隔体115的厚度。在一些具体实施例中，源极间隔体118的厚度可大于漏极间隔体115。因此，在纳米线114的源极侧上，可提供更多空间用于形成待形成于半导体结构100的晶体管的源极接触。例如，在一些具体实施例中，源极间隔体118的厚度可约为漏极间隔体115的厚度的两倍。 [0138] 图9的示意横截面图显示处于工艺的后一阶段的半导体结构100。在形成源极间隔体118后，可进行调适成对于源极间隔体118及沟槽隔离结构104的材料选择性地移除纳米线114的材料的蚀刻工艺。在源极间隔体118及沟槽隔离结构104包含二氧化硅以及纳米线114包含硅的具体实施例中，该蚀刻工艺可为调适成对于二氧化硅选择性地蚀刻硅的各向同性蚀刻工艺。 [0139] 在该蚀刻工艺中，移除每一条纳米线114的一部分。每一条纳米线114有另一部分留在半导体结构100中。在图9中，组件符号119表示纳米线114于蚀刻工艺后留在半导体结构100中的部分的远端。纳米线114于蚀刻工艺后留在半导体结构100中的部分的远端119可以比源极间隔体118的水平顶面更靠近基板101。因此，在该蚀刻工艺后，在各条纳米线114的位置处设置凹部，其中，纳米线114的远端119在凹部的底部暴露以及由源极间隔体118形成凹部的侧壁。 [0140] 在该蚀刻工艺后，可用半导体材料120填充所述凹部。半导体材料120可包含与纳米线114相同的半导体材料。例如，在纳米线114包含硅的具体实施例中，半导体材料120也可包含硅。不过，半导体材料120的掺杂可不同于纳米线114邻接半导体材料120(已由半导体层105的部分107形成)的部分的掺杂。 [0141] 半导体材料120的掺杂物类型可与半导体层105的部分106的掺杂物类型相同。特别是，在要形成N型信道晶体管于半导体结构100中以及半导体层105的部分106包含N型掺杂物的具体实施例中，半导体材料120可被N型掺杂。在要形成P型信道晶体管于半导体结构100中以及半导体层105的部分106被P型掺杂的具体实施例中，半导体材料120可包含P型掺杂物。在半导体材料120被N型掺杂的一些具体实施例中，半导体材料120可包含掺杂物浓度在约1015至1021厘米-3(固溶度极限)之间的砷，例如，约1021厘米-3的浓度。半导体材料120的掺杂物浓度可大于半导体层105的部分106的掺杂物浓度。半导体层105的部分106可接受较高的热预算(thermal budge)，以及它的掺杂物可显示出更加进入半导体层105的部分107的扩散。 [0142] 如以下所详述者，待形成于半导体结构100的晶体管的漏极区可由半导体层105的部分106形成，信道区可由部分107形成，以及源极区可由半导体材料120形成。半导体层105的部分106提供较低的掺杂物浓度有助于避免或至少减少使信道区浮动的掺杂物。 [0143] 用1021厘米-3(固溶度极限)的掺杂可产生有较少热预算的源极区以接受最佳的源极电阻。通过提供半导体层105中形成漏极区的相对厚部分106，可提供低漏极电阻。 [0144] 在半导体材料120被P型掺杂的具体实施例中，半导体材料120可包含浓度在约1019至1021厘米-3之间的硼，例如，约1020厘米-3的浓度。 [0145] 可用选择性外延成长工艺沉积半导体材料120，例如化学气相沉积工艺、等离子增强式化学气相沉积工艺、分子束外延工艺或金属有机化学气相沉积工艺，如以上在形成半导体层105的背景下所描述者。因此，在沉积半导体材料120时，实质无半导体材料或只有少量的半导体材料沉积于源极间隔体118及沟槽隔离结构104的表面上。半导体材料120可具有在约5至15纳米之间的厚度，例如，约10纳米的厚度。 [0146] 可原位掺杂半导体材料120。为此目的，在沉积半导体材料120期间，可供给掺杂物或包含掺杂物的化学化合物。 [0147] 在沉积半导体材料120后，可进行退火工艺。该退火工艺可活化半导体材料120中的掺杂物。此外，该退火工艺可造成一些掺杂物扩散自半导体材料120，藉此在半导体材料120的掺杂与由半导体层105的部分107形成的纳米线114的邻近部分之间得到较平滑的过渡。 [0148] 该退火工艺可利用快速热退火(RTA)工艺搭配激光尖波退火(LSA)工艺，其中，该快速热退火工艺可以约920℃的温度进行约5秒，以及该激光尖波退火工艺可以约1225℃的温度进行约0.002秒。 [0149] 图10a、图10b及图10c的示意图处于工艺的后一阶段的半导体结构100。图10a为示意上视图。图10b为沿着直线A-A绘出半导体结构100的示意横截面图，其对应至图1、图2、图3b、图4、图5、图6b、图7、图8及图9的横截面图。图10c为沿着直线B-B绘出的示意横截面图。 因此，图10c所示的半导体结构100的横截面图平面与图10b的横截面平面垂直。 [0150] 在沉积半导体材料120后，可形成源极接触层123。源极接触层123可包含硅化物。为了形成源极接触层123，在半导体结构100上方可形成硅层，例如一层多晶硅。之后，可沉积一层金属(例如，一层镍、钨及/或钛)于该硅层上。之后，可进行退火工艺(例如，快速热退火工艺)用以激活金属与硅之间的化学反应。该化学反应形成硅化物。除了沉积于半导体结构100上面的硅层材料以外，部分半导体材料120也可与该金属反应而形成硅化物。因此，可提供硅化物与掺杂半导体材料之间的接口，该接口比在沉积半导体材料120后就得到的半导体材料120的表面更靠近基板101。不过，未反应掺杂半导体材料120有一部分可留在纳米线114上，使得在纳米线114远端119处，掺杂相异半导体材料之间有过渡。 [0151] 在进行用以形成硅化物的退火工艺后，可用清洗工艺移除多余金属。 [0152] 在形成源极接触层123后，半导体结构100包含晶体管131。半导体层105在纳米线114下面的部分106形成晶体管131的漏极。纳米线114中已由半导体层105的部分107形成的部分提供晶体管131的信道区，以及由半导体材料120及源极接触层123提供晶体管131的源极。 [0153] 通过施加电压至栅极电极117，晶体管131可在导电导通状态与只有相对低导电系数的关闭状态之间切换。栅极电极117用栅极绝缘层116与纳米线114的信道区电性绝缘，以及各自用漏极间隔体115及源极间隔体118来与漏极区及源极区隔离。由于晶体管131的信道区设于纳米线114中，以与栅极电极117环状地包围纳米线114，所以栅极电极117环绕信道区延伸而可改善信道的可控性，这可通过施加电压至栅极电极117获得。 [0154] 此外，在晶体管131中，漏极区106、纳米线114中的信道区、以及以半导体材料120的形式提供的源极以及源极接触层123沿着垂直方向130排列。晶体管131的栅极长度可实质对应至栅极电极117的厚度。为了减少晶体管131在水平方向128、129的延伸部分，不需要缩放晶体管131的栅极长度。缩减晶体管131在水平方向128、129的延伸部分可以只受限于纳米线114的直径及节距。 [0155] 晶体管131的漏极的掺杂半导体材料与晶体管131的信道的实质无掺杂或反向掺杂半导体材料之间的接口由半导体层105的部分106及107之间的接口提供。晶体管131的源极的掺杂半导体材料与信道区的实质无掺杂或反向掺杂半导体材料的接口由半导体材料120与纳米线114之间的接口提供。 [0156] 晶体管131的源极区与信道区之间的接口相对于栅极电极117的位置的控制可通过选择源极间隔体118的厚度以及在形成源极间隔体118后进行蚀刻纳米线114时被移除的半导体材料数量来达成。因此，可相对精确地控制信道区与源极区之间的接口的位置。 [0157] 在形成源极接触层123后，半导体结构100的区域132中可移除源极接触层123、源极间隔体118、栅极电极117及漏极间隔体115，使得半导体层105中形成晶体管131的漏极的部分106在区域132中暴露。在区域133中，可移除源极接触层123与源极间隔体118，使得栅极电极117在区域133中暴露。区域132、133可邻接沟槽隔离结构104。在图10a中，用虚线121、122示意显示沟槽隔离结构104的位置。可用微影及蚀刻的技术进行区域132、133的材料的移除。 [0158] 之后，在半导体结构100上面可沉积层间电介质124。在一些具体实施例中，层间电介质124可包含二氧化硅并且可用化学气相沉积或等离子增强化学气相沉积工艺沉积。视需要，在沉积层间电介质124后，可进行化学机械抛光工艺用以平坦化层间电介质124的表面。 [0159] 之后，在源极接触层123上方可形成源极接触窗125，在半导体结构100的区域132中可形成漏极接触窗126，以及在半导体结构100的区域133中可形成栅极接触窗127用以提供至晶体管131的源极、漏极与栅极的电气接触。接触窗125、126、127可填充导电材料，例如钨。接触窗125、126、127可用微影、蚀刻及沉积的工艺形成。 [0160] 以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此艺者在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在权利要求书有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出权利要求书寻求保护。 |
||||||
QQ群二维码
意见反馈
意见反馈