| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 41 | 数据整序系统及方法 | CN202211078980.8 | 2022-09-05 | CN115459783A | 2022-12-09 | 杨剑锋 |
| 本发明公开一种数据整序系统及方法。在本发明中，数据整序系统包括：ADC芯片、整序复用模块、整序控制模块；本发明先通过ADC芯片在当前状态为测试模式时，将数据时钟和LVDS数据传输至整序复用模块，然后通过整序复用模块根据数据时钟和LVDS数据生成并行输出数据，再通过整序控制模块对并行输出数据中的各通道数据分别进行数据整序处理。本发明通过ADC芯片在当前状态为测试模式时，将数据时钟和LVDS数据传输至整序复用模块，再通过整序控制模块对并行输出数据中的各通道数据分别进行数据整序处理，能够通过整序控制模块对并行输出数据的延时情况进行处理，从而实现数据和时钟之间的校准，能够精确地对LVDS数据进行整序。 | ||||||
| 42 | 一种窄脉冲捕获及处理集成设计方法 | CN202211055520.3 | 2022-08-30 | CN115412097A | 2022-11-29 | 张磊; 余向阳; 张栩豪; 汪健 |
| 本发明公开了本发明提出的窄脉冲捕获及处理集成设计方法，设计的集成电路包括采样保持模块、ADC转换器、DAC转换器、处理器、PLL及时钟管理模块、复位管理模块、片上存储模块、外设模块；所述采样保持模块包括峰值检测模块、跟随器模块、锁存器模块、组合逻辑控制模块；每一路窄脉冲信号分别通过一路峰值检测模块连接一路跟随器模块；各路的跟随器模块分别连接到锁存器模块和组合逻辑控制模块；本发明将采样保持分立器件、ADC转换器、微控制器进行单片集成，只需一个电路就可实现上述功能，缩小体积的同时，降低了系统功耗，提高了可靠性。该技术可作为一个标准IP，用于信号采集电路设计中，也可用于单片集成电路设计。 | ||||||
| 43 | SerDes接口电路以及控制装置 | CN202180015887.X | 2021-02-16 | CN115136497A | 2022-09-30 | 萩原劲; 名嘉真朝将 |
| 提供一种能够使用相同的SerDes进行不同通信速率的数据传输的SerDes接口电路以及控制装置。具有：FIFO(31)，其接收第一频率的第一时钟、基于所述第一时钟的第一发送数据以及与所述第一频率不同的第二频率的第二时钟，根据所述第二时钟按照输入的顺序输出所述第一发送数据；触发器(32)，其根据所述第二时钟，取入所述FIFO的输出并保持该输出；以及输出状态机(33)，其接收所述FIFO的输出以及所述触发器的输出，根据所述第二时钟来生成与所述第一发送数据对应的相同数据连续的并行数据。 | ||||||
| 44 | 并串转换电路 | CN202210758517.1 | 2022-06-30 | CN115001507A | 2022-09-02 | 薛盘斗; 杨海玲 |
| 本发明提供了一种并串转换电路，包括输出时钟产生电路和输出电路，所述输出时钟产生电路用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数，所述输出电路与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据，无需选择器，减少了触发器的翻转次数，进而降低了功耗，减少了占用面积。 | ||||||
| 45 | 串行器和包括该串行器的存储装置 | CN201810594016.8 | 2018-06-11 | CN109217876B | 2022-08-05 | 金在亨; A·阿克巴 |
| 串行器和包括该串行器的存储装置。一种数据输出装置包括：第一串行器，该第一串行器从第一数据线接收具有第一大小的第一并行数据，并且选择性地输出各自具有与所述第一大小的1/2对应的第二大小的第一串行数据和第二串行数据；第二串行器，该第二串行器从第二数据线接收具有所述第一大小的第二并行数据，并且选择性地输出各自具有所述第二大小的第三串行数据和第四串行数据；以及锁存电路，该锁存电路锁存所述第一串行器的输出和所述第二串行器的输出，并且输出具有所述第一大小的串行输出数据。 | ||||||
| 46 | 解串器的接收电路 | CN202110063735.9 | 2021-01-18 | CN114826279A | 2022-07-29 | 刘怡婷; 刘剑 |
| 本发明公开一种解串器的接收电路。解串器的接收电路接收输入信号，并且包括：信号接收端，用来接收该输入信号；链路均衡器，具有耦接该信号接收端的第一输入端；带外信号发送电路，具有耦接该信号接收端的第二输入端；第一电阻器，耦接于该信号接收端与第一参考电压之间；第二电阻器，耦接于该信号接收端与第二参考电压之间；以及缓冲电路，具有第三输入端及输出端，其中该第三输入端接收电压，且该输出端耦接该链路均衡器或该带外信号发送电路。该链路均衡器的该第一输入端与该带外信号发送电路的该第二输入端不电连接，且该电压为可调。 | ||||||
| 47 | 时钟频率校准装置、数据芯片以及时钟频率校准方法 | CN202210720656.5 | 2022-06-24 | CN114780469A | 2022-07-22 | 孔明; 虞少平; 秦文辉; 冯冰 |
| 本申请提供一种时钟频率校准装置、数据芯片以及时钟频率校准方法，属于芯片校准技术领域。该装置包括：识别模块、计算模块以及时钟振荡模块、时钟树；识别模块用于获取串行解串器发送的标志数据；计算模块用于在识别模块获取到标志数据之后，获取串行解串器传输的数据包并计算数据包的时长，根据数据包的时长进行均值计算以及偏差处理，得到赋值结果；时钟振荡模块用于接收计算模块发送的赋值结果并基于赋值结果对时钟树的时钟频率进行校准。本申请可以降低芯片中电路结构的复杂程度，降低电路的工作成本。 | ||||||
| 48 | 用于时钟偏斜校准的电子电路和方法 | CN202111626365.1 | 2021-12-28 | CN114696800A | 2022-07-01 | 赛斯·马斯瓦·梅卡达·姆斯·阿亚那; 塔毛·达斯; 阿瓦尼施·辛格·维尔玛 |
| 公开了用于时钟偏斜校准的电子电路和方法。所述电子电路包括滤波电路，被配置为对由多相时钟驱动的串行器电路系统输出的数据进行滤波，并且生成表示输入到串行器电路系统的多个多相时钟信号之间的偏斜的差分电压，其中，差分电压的极性表示所述多个多相时钟信号之间的偏斜的极性；离散时间积分器电路系统，被配置为对生成的差分电压进行放大；比较器电路系统，被配置为基于差分电压和期望值来确定差分电压的差异度；以及时钟偏斜校正器电路系统，被配置为：基于确定的差异度来修改所述多个多相时钟信号的上升沿和/或下降沿位置，触发串行器电路系统根据修改后的多个多相时钟信号来输出数据，以及减小所述多个多相时钟信号之间的偏斜。 | ||||||
| 49 | 用于时间交织网络的时钟生成以及同步的方法以及装置 | CN202111334517.0 | 2021-11-11 | CN114499523A | 2022-05-13 | R·L·阮; G·O·哈彻 |
| 本公开的实施例涉及用于时间交织网络的时钟生成以及同步的方法以及装置。一种多层时间交织(TI)装置及其操作方法。该装置包括多个TI层，该TI层被配置为接收多个输入时钟信号以及输出多个输出时钟信号，输出时钟信号中的每一者可以被配置为驱动后续的装置。多个TI层至少包括第一层以及第二层，包括细粒度传播装置以及被配置为重新定时多个输入时钟信号以产生经分频的输出时钟信号的桶型移位传播装置。装置可以包括附加的桶型移位传播装置，对初始的两层进行时间交织以产生一个或多个附加层。使用负相位步进，利用最优的定时裕量来生产多个输出时钟信号，并且该多个输出时钟信号在单个时钟边沿上被同步。 | ||||||
| 50 | 一种低功耗的并串转换电路 | CN202210001806.7 | 2022-01-04 | CN114401014A | 2022-04-26 | 王俊杰; 胡浩; 杨晶; 胡绍刚; 于奇; 刘洋 |
| 本发明属于数字通信集成电路领域，具体涉及一种低功耗的并串转换电路。本发明将传统并串转换电路拆分为驱动电路和输出电路，采用触发器实现，通过调整触发器的连接方式、使能信号和增加三态门，降低了并行数据在转为串行输出时要经过的触发器数量，减小了数据传递出错的概率，从而降低了并串转换电路的功耗；并且提出将三态门和触发器进一步集成的方式，降低整个集成电路的面积，从功耗和面积两方面提高电路的性能。 | ||||||
| 51 | 用于短帧突发的低码率编码方法、装置及存储介质 | CN202210058718.0 | 2022-01-19 | CN114095041B | 2022-04-26 | 苗夏箐; 董新虎; 闵紫薇; 王帅; 潘高峰 |
| 本发明提供一种用于短帧突发的低码率编码方法、装置及存储介质。所述方法包括：获取原始信息比特的多路交织信息比特，并将每一路所述交织信息比特输入至对应的分量编码器中，输出每一路咬尾卷积编码符号；将每一路的所述交织信息比特和所述咬尾卷积编码符号进行Hadamard编码，得到每一路分量编码器的编码符号；将各路输出的分量编码器编码符号和所述原始信息比特进行并行转串行操作，得到Hadamard‑Turbo级联编码符号。本发明通过将Hadamard编码与咬尾卷积编码符号级联，实现了高增益且不损失编码效率的低码率编码，降低了译码复杂度。 | ||||||
| 52 | 一种串并转换电路及MIPI C-PHY电路 | CN202111672682.7 | 2021-12-31 | CN114301469A | 2022-04-08 | 方圆; 陈连康 |
| 本发明公开了一种串并转换电路及MIPI C‑PHY电路。串并转换电路在第一时钟信号的控制下，将串行的输入信号转换为两路并行数据；在第二时钟信号的控制下，将两路并行数据转换成n位并行数据；其中，n＞2且n为奇数。本发明将后续的数据解码器的工作速度降低至串行数据的1/7，为后续进一步转成16bit并行数据提供了更大的安全时序窗口。 | ||||||
| 53 | 一种数据位宽转换的方法及装置、计算机可读存储介质 | CN201810171006.3 | 2018-03-01 | CN110221994B | 2022-04-08 | 杨意 |
| 本文公布了一种数据位宽转换的方法及装置、计算机可读存储介质，包括：根据并行数据转换信息，生成用于数据位宽转换的控制信息；基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。本发明实施例至少能够解决各接口协议的PCS/FEC和Serdes之间并行数据位宽不匹配的问题。 | ||||||
| 54 | 用于校准集成电路器件中电路的电路和方法 | CN202080052101.7 | 2020-06-04 | CN114128146A | 2022-03-01 | C·F·潘; A·拉拉巴; P·乌帕德亚雅 |
| 描述了一种用于校准集成电路器件中的电路的电路装置。所述电路装置可以包括：主电路(1102)，被配置为在第一输入处(1106)接收输入数据以及在第一输出处(1108)生成输出数据，其中所述输出数据基于输入数据和主电路的功能；复制电路(1104)，被配置为在第二输入处(1114)接收校准数据以及基于校准数据在第二输出处(1118)生成校准输出数据，其中复制电路提供主电路的功能的复制功能；以及校准电路(1120)，被配置为在前台校准模式期间从主电路接收输出数据，并且在后台校准模式期间从复制电路接收校准输出数据；其中，校准电路在后台校准模式期间向主电路提供控制信号。还描述了校准集成电路器件中的电路的方法。 | ||||||
| 55 | 转换电路以及串行解串器 | CN202111600815.X | 2021-12-24 | CN113992209A | 2022-01-28 | 马艳; 栾昌海 |
| 本申请提供了一种转换电路以及串行解串器，转换电路包括控制电路、串联的第一转换电路以及若干第二转换电路。第一转换电路以及若干第二转换电路用于将第一数据转换为第二数据；第一转换电路位于起首位，用于接收指示信号，其中，第二转换电路中位于起首位的第二转换电路对应的输入端接入最大数据位；位于未尾位的第二转换电路对应的输入端接入最小数据位；控制电路与第一转换电路以及各个第二转换电路分别连接，用于控制第一转换电路以及各个第二转换电路将第一数据转换为第二数据，以通过指示信号标志第二数据的起首位。本申请实施例的转换电路能高效地进行数据转换、进而降低收发功耗。 | ||||||
| 56 | 用于串行器/解串器系统的编解码器与编解码方法 | CN202111565744.4 | 2021-12-21 | CN113949388A | 2022-01-18 | 江新远; 崔根强; 吕炳赟; 方伟 |
| 本发明提供一种用于串行器/解串器（SerDes）系统的编码器与编码方法，其用于将(M‑1)位码字编码为M位码字，其中M大于等于4的偶数。码表的查找表系经过设计以确保编码的DC平衡与保持一定水平的有效带宽利用率，且编码输出码流的最大游程控制在M‑2。通过查找表：若(M‑1)位码字映像到平衡码字(D=0的码字），其中D的计算规则为D=d‑M/2，d表示为M位码字中1的数目，则直接输出平衡码字作为输出的M位码字；若(M‑1)位码字映射到D=‑1的码字，则根据运行差异值RD选择D=1或D=‑1的码字作为输出的M位码字；若(M‑1)位码字映射到D=‑2的码字，则根据运行差异值RD选择D=2或D=‑2的码字作为输出的M位码字。对应地，本发明还提供对应编码器与编码方法的解码器与解码方法。 | ||||||
| 57 | 一种用于无线通信的安全通信方法、装置及系统 | CN202111097182.5 | 2021-09-18 | CN113726481A | 2021-11-30 | 张冲; 刘玲; 周一青; 石晶林 |
| 本发明提供一种用于无线通信系统的发送方法，包括：步骤100：接收要发送的信号；步骤200：根据信道质量确定编码调制映射组合集合，其中所述编码调制映射组合集合包括与所述信道的信道质量相关的一个或多个编码调制映射组合；步骤300：将所述要发送的信号进行串并转换，以及将串行信号分为多层，其中，层数等于所确定的编码调制映射组合集合中的组合数量；步骤400：对每层信号分别采用所述编码调制映射集合中所规定的一种编码、调制、映射组合方式进行编码调制映射；步骤500：将所述编码调制映射后的各层信号进行跳变，以及并串转换，并发出信号。基于本发明的实施例，可以简单高效地实现宽带无线传输，同时能够显著降低非合作的识别概率。 | ||||||
| 58 | 位串转换 | CN202010836331.4 | 2020-08-19 | CN112420092B | 2021-11-23 | V·S·拉梅什; K·B·帕克 |
| 描述与位串转换相关的系统、设备和方法。电路系统可以对例如通用数和/或posit位串的位串执行运算以更改位串的精确度水平(例如，动态范围、分辨率等)。例如，位串转换可以包含通过耦合到逻辑电路系统的存储器资源接收具有第一位串长度的第一位串。所述第一位量可以包括第一位子集、第二位子集、第三位子集和第四位子集。所述逻辑电路系统监测与所述位串的至少一个位子集相对应的数值以确定与所述数据相对应的动态范围和/或与所述数据相对应的精确度，并且至少部分地基于所确定的所述数据的动态范围、所述数据的所述精确度而生成具有第二位串长度的第二位串。 | ||||||
| 59 | 用于短的反射信道的串行器-解串器均衡化 | CN202110106349.3 | 2021-01-26 | CN113541695A | 2021-10-22 | Y·日高; 孙俊清 |
| 本发明涉及用于短的反射信道的串行器‑解串器均衡化。说明性的短的高速率通信链路包括：串行器，该串行器提供具有至少10GHz的码元速率的信号；以及解串器，该解串器经由印刷电路板(“PCB”)迹线接收该信号，该印刷电路板(“PCB”)迹线在第一阻抗失配下耦合至串行器并且在第二阻抗失配下耦合至解串器。串行器和解串器中的至少一者包括均衡器，该均衡器相对于信号的处于码元速率的三分之一的频率分量，衰减信号的处于码元速率的一半的频率分量。尽管此类衰减可能会降低信噪比，但还是可以通过抑制信号反射来实现改善的通信性能。 | ||||||
| 60 | 信号处理装置和方法以及包括所述装置的电子设备 | CN201611255843.1 | 2016-12-30 | CN108270446B | 2021-10-08 | 胡军; 莫英; 李春峰 |
| 本发明公开涉及一种用于信号处理的方法和装置。在本发明的某些实施例中，所述方法包括：a)利用相位偏移数值对原始信号进行编码以生成第一并行信号；b)在第一并行信号上实施并行到串行转换以生成第一串行信号，其随后经历相位偏移并且形成第二串行信号；c)在第二串行信号上实施串行到并行转换以生成第二并行信号；d)对第二并行信号进行解码以确定新的相位偏移数值；e)通过使用新的相位偏移数值重复步骤a)‑d)。 | ||||||
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