| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
|---|---|---|---|---|---|---|
| 141 | 一种分布式串并转换控制结构及控制方法 | CN201310241118.9 | 2013-06-18 | CN103346801A | 2013-10-09 | 陈俊宇; 文剑澜; 邸晓晓 |
| 本发明公开了一种分布式串并转换控制结构，其特征在于：每个射频通道包括一个配置有芯片ID号的串并转换控制芯片，用以将系统波束控制器下发的通道ID号与芯片ID号进行对比并实现对单个射频通道的衰减和移相的独立控制；所述系统波束控制器通过SPI总线与每个T/R组件相连接，SPI总线包括三根连接线，分别为同步时钟CLK、串行数据SN和使能EN。本发明使用分布式结构代替集中控制的结构，通过在结构中使用配置有芯片ID号的串并转换控制芯片，大幅减少组件之间的连接线，实现了对组件内单个单元的控制，极大提高了系统内T/R组件的通用性和系统的可靠性。 | ||||||
| 142 | 具有串行和并行模式的存储器系统和方法 | CN200780045070.7 | 2007-12-10 | CN101548329B | 2013-09-25 | 潘弘柏; 吴学俊; 金镇祺 |
| 本发明提供了一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立的串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，在串行模式中，对于每一链路独立地接收输入和输出控制，在并行模式期间，所有的链路共同使用单组输入和输出控制。 | ||||||
| 143 | 一种触发点快速定位装置 | CN201310062851.4 | 2013-02-28 | CN103199870A | 2013-07-10 | 黄武煌; 杨扩军; 邱渡裕; 叶芃; 李世龙; 汤晓智; 朱俊霏 |
| 本发明公开了一种触发点快速定位装置通过高速解串器，在每个数据输出同步时钟周期内将触发信号转为一个L路并行触发解串数据；然后触发模块检测到L路并行触发解串数据有跳变时，则将该并行触发解串数据锁存，锁存的并行触发解串数据的跃变位置为触发信号到来的时刻即触发点位置。本发明触发点快速定位装置解决了传统触发点定位花费大量时间测时的问题，可大大提高多路并行数据采集系统的指标，如并行结构数字示波器的波形捕获率等，在多路并行数据采集系统中非常实用，且成本低，具有很好的推广性。 | ||||||
| 144 | 高速并串行转换器装置 | CN200780042243.X | 2007-11-13 | CN101536318B8 | 2013-07-10 | J·冈萨雷斯 |
| 一种并串行转换器/串并行转换器(100；400)装置包括：并串行转换器(100；400)，用于取得N个并行数据比特并且以N倍时钟速度将它们串行移出到发射机；发射机使能块(110，120，420)，用于启动并串行转换器模块；以及计数块(130；430)。并串行转换器包含触发器和复用器，并且用于N个并行数据比特并且以N倍时钟速度将它们串行移出到发射机。发射机使能块(110，120；420)包含反相器和触发器，并且用于启动并串行转换器。计数块可以包含计数器或反相器、触发器和NOR门，并且用于创建对并串行转换器中的数据载荷进行编程的已划分时钟。 | ||||||
| 145 | 反串行器以及反串行器模块 | CN201010000123.7 | 2010-01-05 | CN101944913B | 2013-04-17 | 骆彦彬 |
| 一种反串行器以及反串行器模块，其中反串行器用于将串行数据转换为至少一组并行数据，包含：包含多个串联连接的触发器第一触发器组，该第一触发器组由第一时钟信号控制；包含多个触发器的第二触发器组，该第二触发器组由第二时钟信号所控制，该第二触发器组的多个触发器分别连接到该第一触发器组的多个触发器的输出节点；以及第一可编程分频器，耦接到该第二触发器组的多个触发器的每一者，用于接收第一控制信号，根据由该第一控制信号设定的第一分频因子而实施分频以产生该第二时钟信号。本发明提供的反串行器以及反串行器模块，可将不同数据速率的串行数据转换为具有相同数据速率的并行数据，并具有制造成本较低的效果。 | ||||||
| 146 | 对信号进行补偿的方法、串行器以及解串器 | CN201210447654.X | 2012-11-09 | CN102938650A | 2013-02-20 | 高岩 |
| 本发明实施例提供一种对信号进行补偿的方法、串行器以及解串器。方法包括：获取用于表征传输介质的温度的第一温度，传输介质的两端分别用于连接串行器一解串器中的串行器和解串器；根据第一温度以及第一温度与系数的对应关系确定系数；根据系数对第一电信号或者第二电信号的振幅进行补偿，第一电信号为待通过传输介质进行传输的电信号；第二电信号为已通过传输介质进行传输的电信号。上述技术方案可以根据与用于表征传输介质的温度的第一温度对应的系数对电信号进行补偿，从而降低了误码率。 | ||||||
| 147 | 高速电流模式逻辑到互补金属氧化物半导体信号转换电路 | CN201110322330.9 | 2011-10-21 | CN102916704A | 2013-02-06 | 曹永峰 |
| 本发明公开了一种高速电流模式逻辑到互补金属氧化物半导体信号转换电路，包括：第一差分单元，第二差分单元和输出单元，其中，设有一电阻与第一反相器并联。第一差分管M1和第二差分管M2为NMOS管，第三差分管M3和第四差分管M4为PMOS管。本发明提供的CML到CMOS转换电路较传统电路将延时时间从64ps提高到了34ps，提高了将近一倍，这样为高速并转串电路提供了更多的时钟延时冗余度。 | ||||||
| 148 | 并行通信装置及其通信方法 | CN201210189628.1 | 2012-06-08 | CN102820889A | 2012-12-12 | 朴泰范 |
| 本发明提供一种并行通信装置及其通信方法。所述并行通信装置包括：第一接收终端，其接收通过主装置发送的通信数据；第一发送终端，其将通过第一接收终端接收到的通信数据发送到从装置；开关，其管理布置在第一发送终端和多个从装置之间的通信线路；以及控制单元，其利用所述通信数据中的目的地信息来确定所述通信数据将要发送到的第一从装置，并且将接收到的通信数据发送到确定出的第一从装置。 | ||||||
| 149 | 音频异步采样率转换处理方法 | CN201210033276.0 | 2012-02-14 | CN102594361A | 2012-07-18 | 程鹏; 常明亮 |
| 本发明公开了一种音频异步采样率转换处理方法，该方法包括以下步骤：实时计算音频数据的输入采样率与输出的目标采样率的比率，根据比率选择过渡采样率；对并行数据流进行至少一次插值处理，将其转换为过渡采样率的音频数据；对过渡采样率的音频数据进行至少一次下变换采样处理，将其从过渡采样率转换到目标采样率；对目标采样率的音频数据进行并串转换后以串行接口输出。本发明实现了基于FPGA的异步采样率转换，无需复杂的布线，成本低，具有广泛应用前景。 | ||||||
| 150 | MIC总线上的曼码转换方法 | CN201110336512.1 | 2011-10-31 | CN102394655A | 2012-03-28 | 陈亚宁; 汪健; 赵忠惠; 王少轩; 张磊 |
| 本发明涉及一种MIC总线上的曼码转换方法，用于实现MIC总线与协议处理模块的通信，串行曼码数据包括同步头、串行数据字位、奇偶校验位；并行曼码数据包括由串行数据字位转换而来的并行数据字位；该方法通过发送模块、接收模块、使能模块来实现通信，使能信号通过使能模块控制发送模块和接收模块；接收模块接收MIC总线上的串行曼码数据，并将其转换为并行曼码数据后输出至协议处理模块中；发送模块接收协议处理模块送入的并行曼码数据，并将其转换为串行曼码数据后发送至MIC总线上。本发明通过使能模块控制的发送模块和接收模块来完成MIC总线与协议处理模块的通信，既可以实现码制的转换，又可以实现串/并转换，针对性强，接口简单。 | ||||||
| 151 | 并行至串行转换装置 | CN201110193789.3 | 2011-07-06 | CN102332924A | 2012-01-25 | 柏仓正一郎 |
| 本发明公开了一种并行至串行转换装置，包括：用于生成位交换并行数据的位交换电路、并行至串行转换电路和并行数据宽度设置电路。并行数据宽度设置电路生成具有等于根据模式设置信号的值的时钟周期的M1倍和M2倍中的一个的处理周期的处理信号。并行至串行转换电路获取位交换并行数据的M1或M2位，并且根据处理周期以特定顺序输出所获取的位。位交换电路根据模式设置信号的值来交换输入并行数据的位，使得并行至串行转换电路获取输入并行数据的第一至第M1或第M2位，并且不论模式设置信号的值如何都以固定的顺序输出所获取的位。 | ||||||
| 152 | 低输出偏斜双倍数据速率串行编码器 | CN200780029319.5 | 2007-08-02 | CN101502000B | 2011-10-19 | 柯蒂斯·D·马斯菲尔德特 |
| 本发明提供一种双倍数据速率(DDR)串行编码器。在一个方面中，所述DDR串行编码器包含用于确保无假信号编码器输出的非无假信号多路复用器及数字逻辑。通过使用非无假信号多路复用器，所述编码器的大小及复杂性显著减小。在另一方面中，所述DDR串行编码器在最终寄存器级与编码器输出之间具有单个逻辑层，由此导致输出偏斜减少且链路速率增加。 | ||||||
| 153 | 实现多路信号再定时的方法及装置 | CN200510063022.3 | 2005-04-01 | CN1841978B | 2011-09-14 | 黄浩; 邓莉 |
| 本发明公开了一种实现多路信号再定时的方法，特别是用于实现多路E1、T1或其它低速信号的再定时。其核心在于：利用一个高速时钟源产生一个高频率的时钟信号作为系统时钟，由系统时钟产生若干时隙，每个时隙包含若干个系统时钟周期，在不同的时隙内将预先采样到的每一路低速信号数据分别存入RAM中，并在某一时隙将所有路的数据并行读出，由此实现了各路同步处理的功能。在本发明中，可以将RAM的宽度设置为N，即低速信号的路数，这样，RAM的每一行中保存的是N个低速信号每个周期内写入的数据，而RAM的每一列则为某路低速信号顺序写入的信号序列；读出RAM中一行的数据即为并行读出N路低速信号的一比特数据，从而实现了多路异步信号的同步处理。 | ||||||
| 154 | 不使用PLL产生串行时钟的方法和装置 | CN200680033998.9 | 2006-08-24 | CN101263697B | 2011-09-07 | D·P·莫里尔 |
| 一种输出串行数据而不使用PLL的时钟电路。时钟是设计成以稍微高于保持数据所需频率的频率开始的VCO。测量时钟的频率，并且如果频率太高或太低，改变VCO的DC控制电压从而将VCO频率带回到起始频率。时钟计数器、保持寄存器、比较器和D/A形成围绕VCO的反馈路径。另外，字边界发生器用来限定各个数据字。字边界由在存在数据位转换时字时钟转换的不存在形成。可以使用高/低阈值，其中在改变到VCO的DC控制电压之前，如测量的VCO频率必须越过阈值。 | ||||||
| 155 | 低功率解串器和解多路复用方法 | CN200980130610.0 | 2009-06-25 | CN102113220A | 2011-06-29 | 李丘克; 乔治·艾伦·威利 |
| 本发明提供一种解串器电路和方法，其根据并行分组将串行位流转换为并行位流。所述解串器和方法包括将串行数据流交替地解多路复用为第一和第二位流。分别沿第一多个移位寄存器和第二多个移位寄存器串行地移位所述第一和第二位流。选择所述第一多个移位寄存器中的所述第一位流的第一部分，且还选择所述第二多个移位寄存器中的所述第二位流的第二部分。从所述第一部分和所述第二部分中形成并行数据流中的并行数据群组。 | ||||||
| 156 | 用于光传输的并行串行变换器、光传输系统以及电子设备 | CN200980128884.6 | 2009-02-25 | CN102106089A | 2011-06-22 | 野坂哲也; 滨名建太郎; 安田成留; 细川速美 |
| 本发明的串行器(15)具有多个2值信号分别并行地输入的多个输入端子(15a、15b)，该串行器(15)将输入的多个2值信号变换为串行的2值信号，并传输到光传输模块(1)，在多个输入端子(15a、15b)中，分配了用于对串行的2值信号插入“1”信号或“0”信号的用于防止比特连续的输入端子(15a)，使得同一个值不会连续规定的比特数，所以不会增加成本和尺寸，通过简单的结构，即使没有编码功能的信号产生源也能够防止比特的连续。 | ||||||
| 157 | 时钟同步电路 | CN200910030822.3 | 2009-04-17 | CN101867376A | 2010-10-20 | 卞兴中; 庄志青; 黄明 |
| 本发明公开了一种应用于高速并行数据串行化系统当中的时钟同步电路，包括一个延时链模块、延时链控制模块、采样模块和电平转换模块。以上模块在树结构并串转换电路和移位寄存器并串转换电路结合的高速并行数据串行化系统中形成一个可控的延时链回路，通过对CMOS Logical时钟电平的延时，达到两种不同电平时钟的同步。本发明与现有技术相比，延时是可控的，且大大节约了系统功耗。 | ||||||
| 158 | 多位宽数据串行转换装置 | CN201010176289.4 | 2010-05-14 | CN101826877A | 2010-09-08 | 李广; 李运海 |
| 本发明提供一种多位宽数据串行转换装置，包括：数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据；PLL模块，在串口速率选择信号和位宽选择信号的控制下，由参考时钟信号产生时钟信号，时钟信号包括采样时钟信号和同步时钟信号；第一串行转换模块，在采样时钟信号和同步时钟信号的控制下，将二十位并行数据转换为四位并行数据，或，将十六位并行数据转换为四位并行数据。该装置利用简单的逻辑门和触发器实现数据的串行转换，无需FIFO电路，结构简单。 | ||||||
| 159 | 并行输入串行输出的转换电路 | CN200810202829.4 | 2008-11-17 | CN101741393A | 2010-06-16 | 喻骞宇; 杨家奇; 邓志兵 |
| 一种并行输入串行输出的转换电路，包括有多个切换单元以及提供工作电压的电压输出单元，其中每一个切换单元在工作时接收频率相同的第一时钟信号与第二时钟信号；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接收对应的一个数据位。相对现有技术，本技术方案利用单一系统时钟频率即可实现并行输入串行输出，降低系统复杂度及其功率消耗。 | ||||||
| 160 | 可集成化的串行数据译码器 | CN200510075851.3 | 2005-05-26 | CN1870442B | 2010-06-09 | 施政铭 |
| 本发明提出一种不含电容器的串行数据译码器，可将串行数据译码器设计成集成电路，不必增设任何外部组件。本发明可集成化的串行数据译码器，包含一时钟发生器、一周期侦测器及一通路译码器，不含电容器。输入已解调的串行数据，将串行数据周期而往复式地转成并行数据而输出。 | ||||||
QQ群二维码
意见反馈
意见反馈