| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 1 | 一种CoaXPress接口数据和Cameralink接口数据互相转换的方法 | CN202111358045.2 | 2021-11-16 | CN113986192B | 2024-05-14 | 张旭旭; 段文博; 石凯; 李磊; 郭城; 王怡恬; 周新妮; 稽婷 |
| 本发明属于高速数据传输技术领域，具体涉及一种CoaXPress接口数据和Cameralink接口数据互相转换的方法。所述方法包括以下步骤：步骤1：上位机软件通过RS232对转换的工作模式进行配置；步骤2：Cameralink接口数据转为CoaXPress接口数据；步骤3：CoaXPress接口数据转为Cameralink接口数据。该方法通过上位机配置工作模式，由FPGA实现不同接口时序之间的逻辑控制，可实现CoaXPress接口的输入设备和Cameralink接口的输出设备之间的不同速率的数据转换，或者实现Cameralink接口的输入设备和CoaXPress接口的输出设备之间不同速率的数据转换，达到两种接口之间的互连互通。 | ||||||
| 2 | 多通道串行器装置 | CN201980049053.3 | 2019-06-19 | CN112470404B | 2024-05-14 | 三浦贤; 藤田悠介 |
| 多通道串行器装置(1)具备多个串行器电路(101～10N)及控制部(20)。各串行器电路的相位差检测部对加载信号与第1时钟之间的相位差进行检测，在该检测出的相位差异常的情况下向控制部(20)输出异常检测信号。控制部(20)从任一个串行器电路接收到异常检测信号时，往全部的串行器电路发送批量重置指示信号。并且，在全部的串行器电路中，重置信号生成部在接收到从控制部(20)输出的批量重置指示信号时，将重置指示信号提供给加载信号生成部，使加载信号生成部的加载信号生成动作重置。 | ||||||
| 3 | 用于均衡交织数据路径的谱含量检测 | CN202280060653.1 | 2022-07-20 | CN117917053A | 2024-04-19 | R·L·阮; 范农; D·阿拉姆; G·哈彻; M·阿扎姆尼亚 |
| 一种高速数据接收器包括：交织器电路装置，被配置为将接收到的数据流分成多个交织路径以供处理；谱含量检测电路装置，被配置为从多个交织路径中的每个交织路径上的数据中导出谱含量信息；分选电路装置，被配置为根据能级对导出的谱含量信息进行分仓；流属性确定电路装置，被配置为基于分选的谱含量而确定交织路径的路径偏移、交织路径间的增益失配、信号带宽失配和脉冲宽度失配中的一者或多者；以及均衡电路装置，被配置为校正所确定的偏移、所确定的增益失配和所确定的信号宽度失配中的一者或多者。均衡电路装置可以被配置为通过分别调整每个相应交织路径的相应带宽致动器和每个相应交织路径的相应脉冲宽度致动器来均衡增益归一化信号。 | ||||||
| 4 | 数据处理方法、装置、系统、电子设备及可读存储介质 | CN202311762407.3 | 2023-12-19 | CN117914328A | 2024-04-19 | 王聪; 包朝伟; 黄诗俊; 张旭华 |
| 本申请公开了一种数据处理方法、装置、系统、电子设备及可读存储介质,所述方法包括：对输入数据进行过采样，得到所述输入数据中每比特数据对应的采样数据；对所述采样数据进行检测，得到与采样数据对应的第一数值，所述第一数值用于表征采样数据中的异常数据的个数；对满足目标条件的第一数值对应的采样数据中的异常数据进行纠正，得到中间数据；根据所述中间数据确定输出数据，所述输入数据的数据量与所述输出数据的数据量相同。本申请通过对输入数据进行过采样得到采样数据，对采样数据中的异常数据或部分异常数据进行纠正，根据纠正后的中间数据计算得到输出数据，降低了输出数据的失真率，得到了更准确的输出数据。 | ||||||
| 5 | 一种热发泡墨盒的驱动方法 | CN202311794813.8 | 2023-12-25 | CN117908805A | 2024-04-19 | 郑利武; 滕勇 |
| 本发明涉及一种热发泡墨盒的驱动方法，包括：第一组数据：准备地址计数器复位；第二组数据：地址计数器复位，准备TA1地址数据；第三组数据：地址计数器加一指向TA1地址，喷出TA1数据，同时准备TA2地址数据；第四组数据：地址计数器加一指向TA2地址，喷出TA2数据，同时准备TA3地址数据；依次类推，直到最后一组数据，完成所有地址的喷印，既完成墨盒整列的打印。本发明技术方案，只需要普通MCU的3线SPI总线驱动，可以大大节约MCU的IO资源，且只需做好数据的发送节奏，可直接把墨盒当成一个SPI从设备使用，大大简化了主机对墨盒软件的编写，又因采用3线SPI总线简化了墨盒控制线，更为主机远距离控制墨盒做好了技术基础。 | ||||||
| 6 | 数字信号生成系统及生成方法 | CN202311723618.6 | 2023-12-14 | CN117873280A | 2024-04-12 | 周磊; 陈飞龙; 袁明; 胡韵泽; 刘兵; 邵永丰; 智国宁; 苏剑伟; 胡志臣; 武福存 |
| 本申请实施例涉及一种数字信号生成系统及生成方法，所述系统包括：上位机模块、FPGA芯片、并串转换模块和数模转换模块；其中，FPGA芯片包括：数字滤波模块和符号生成模块；上位机模块与FPGA芯片进行通信连接，通过上位机模块进行符号映射输出符号数据，再通过数字滤波模块和符号生成模块实现任意符号率的数字信号，降低FPGA芯片的计算量，减少时序约束风险，由此，实现任意符号率的数字信号，达到提高设备利用率的技术效果。 | ||||||
| 7 | 串并转换电路、芯片、电子设备及串并转换方法 | CN202410260385.9 | 2024-03-07 | CN117851319A | 2024-04-09 | 杨立新; 李德建; 谭浪; 牛彬; 刘胜; 邹华 |
| 本发明涉及半导体领域，尤其涉及一种串并转换电路、芯片、电子设备及串并转换方法。该电路包括：时钟数据对齐电路、移位电路以及采样电路；其中，时钟数据对齐电路的补偿时钟输出端与移位电路连接，时钟数据对齐电路的数据输入端与移位电路的数据输入端连接，采样电路与移位电路的输出端连接；时钟数据对齐电路，用于对时钟进行补偿，以使补偿时钟输出端的补偿时钟与数据输入信号对齐；移位电路，用于在补偿时钟与数据输入信号对齐后，采用补偿时钟对数据输入信号进行串行移位处理，以在移位电路的输出端输出移位后的串行数据信号；采样电路，用于对移位后的串行数据信号进行并行采样，以得到并行数据信号。本发明能够节约电路成本。 | ||||||
| 8 | 一种基于SerDes的高分辨率DTC实现装置 | CN202311672644.0 | 2023-12-07 | CN117560012A | 2024-02-13 | 付在明; 李小迪; 孔德轩; 刘航麟; 肖寅东; 刘科 |
| 本发明属于时间间隔信号产生领域，具体为一种基于SerDes的高分辨率DTC实现装置，包括：时钟模块、数据编码模块、SerDes采样发射模块和门信号分解模块；通过利用SerDes采样发射模块的将低速并行数据转换为高速串行数据，既方便FPGA内部的数据处理，又完成了所需的可视为高速串行数据的门信号的产生，且产生的时间间隔信号具有较宽的动态范围。此外，本发明的DTC实现过程中，其校准工作更加简单，实现难度更低、便于扩展。 | ||||||
| 9 | 柔性低码率编译码系统、编译码方法、设备及介质 | CN202210062385.9 | 2022-01-19 | CN114553371B | 2024-02-13 | 吴麒; 寻远; 王帅; 宋哲 |
| 本发明提供一种柔性低码率编译码系统、编译码方法、设备及介质。系统包括：咬尾卷积编码单元、并转串打孔单元、串转并接收单元和译码器单元；咬尾卷积编码单元用于对输入信息比特和交织信息比特进行咬尾卷积编码，得到多路校验比特；并转串打孔单元用于根据柔性码率控制系数对多路校验比特进行打孔，并将打孔后的多路校验比特进行并行转串行操作后输入至编码信道；串转并接收单元用于根据柔性码率控制系数接收编码信道输出的待译码信号。本发明根据柔性码率控制系数可以有选择的对编码器输出的多路校验比特进行打孔，从而得到不同码率的编码结果，使编码器在不增加复杂度的情况下可以匹配不同信息速率进行工作。 | ||||||
| 10 | 信号生成方法、装置、电子设备及可读存储介质 | CN202311376084.4 | 2023-10-20 | CN117526968A | 2024-02-06 | 包朝伟; 陆让天; 叶宗英; 刘东辉 |
| 本申请公开了一种信号生成方法、装置、电子设备及可读存储介质，所述方法包括：获取第一编码参数；获取当前状态参数，基于所述当前状态参数确定用于表征步进时间长度的步进编码参数；基于所述第一编码参数以及所述步进编码参数生成调整参数；基于所述调整参数，对预先获取的初始编码信号的指定参数进行调整，生成目标脉冲信号。可以适配于当前状态参数，生成调整参数，及时基于所述调整参数对预先获取的初始编码信号的指定参数进行调整，得到目标脉冲信号，从而提高获取到的目标脉冲信号的精度。 | ||||||
| 11 | 信号生成方法、装置、电子设备及可读存储介质 | CN202311371152.8 | 2023-10-20 | CN117526967A | 2024-02-06 | 陆让天; 叶宗英; 刘东辉 |
| 本申请公开了一种信号生成方法、装置、电子设备及可读存储介质，包括：获取第一编码参数；对所述第一编码参数进行并串转换得到初始编码信号；获取第二编码参数；基于所述第二编码参数对所述初始编码信号的指定参数进行调整，生成目标脉冲信号。本申请中只需要改变第一编码参数以及第二编码参数，即可获取到需求的目标脉冲信号，提高了获取目标脉冲信号的便捷性以及获取到的目标脉冲信号的精确度。 | ||||||
| 12 | 一种多通道控制信号复用的串并转换电路 | CN202310967036.6 | 2023-08-02 | CN117424607A | 2024-01-19 | 苏伟; 龚科; 石登强; 唐元波; 艾静 |
| 本发明涉及电子电路技术领域，具体涉及一种多通道控制信号复用的串并转换电路，包括数据模块、选择模块、时钟模块、数据转换模块和输出选择模块，数据模块用于多通道的数据输入并对数据进行缓冲，得到原始输入数据，选择模块获取原始输出数据中的并行输入数据，生成触发触发信号；时钟模块对触发信号进行分频处理，得到时钟信号，数据转换模块对时钟信号进行延时处理，并对原始输入数据进行串并转换得到输出数据，最后输出选择模块选择输出数据进行输出，该串并转换电路将输入信号进行延时时钟处理，在数据接收端将串行的数据转换为并行的数据，提升数据的传输速度，避免了多引脚芯片的使用，大大减少了电路设计的成本。 | ||||||
| 13 | 具有逐通道数据速率独立性的串行器/解串器（SERDES）通道 | CN202311396320.9 | 2018-09-10 | CN117375608A | 2024-01-09 | S·E·梅宁格 |
| 本公开涉及具有逐通道数据速率独立性的串行器/解串器(SERDES)通道。一种电路和方法使得物理层设备(PHY)的多个串行器/解串器(SerDes)数据通道能够跨从一个通道到另一个通道独立的多种多样的数据速率进行操作。多个SerDes数据通道可以以彼此独立的数据速率操作。单个低频率时钟被输入到PHY。单个低频率时钟的频率经由PHY上的公共整数‑N锁相环(PLL)被增大，以产生较高频率的时钟。每个SerDes数据通道作为采用该较高频率的时钟的分数‑N PLL独立地操作。公共整数N‑PLL的使用使得能够通过以下来抑制分数‑N PLL的调制噪声，从而避免使用高风险的噪声消除技术：将调制噪声移至调制噪声的水平在其中被滤波的较高频率。 | ||||||
| 14 | 一种具有字符对齐功能的串并转换电路 | CN202311167541.9 | 2023-09-11 | CN117176181A | 2023-12-05 | 刘术彬; 韩康; 王赫; 彭报 |
| 本发明提供了一种具有字符对齐功能的串并转换电路，串并转换模块，用于接收串行数据，并利用时钟信号的上升沿和下降沿对串行数据进行双边沿采样得到一路第一并行数据；K码检测模块，用于对第一并行数据作K码比对产生两路指示信号；同步采样模块，用于按照两路指示信号对所述第一并行数据进行选择及采样输出第二并行数据。由于本发明在串并转换过程中就加入了K码检测功能，实现在串行数据转换为并行数据的同时完成了K码检测；在串并转换过程中利用树形串并转换结构和时钟双边沿采样，通过对移位数据进行组合，使得可能出现K码的十种10bit输出经过5个clk_div4周期被全部检测，相比传统代码组同步减小了K码检测模块的面积。 | ||||||
| 15 | 数据处理电路、方法、发送电路以及半导体存储器 | CN202210581025.X | 2022-05-25 | CN117176180A | 2023-12-05 | 谷银川 |
| 本公开实施例提供了一种数据处理电路、方法、发送电路以及半导体存储器，该数据处理电路包括预处理模块和驱动模块；预处理模块，用于接收初始数据信号，根据初始数据信号生成待处理数据信号和辅助数据信号，初始数据信号为并行数据信号，待处理数据信号和辅助数据信号均为串行数据信号，辅助数据信号与待处理数据信号的相位相反且延迟一个预设时钟周期；驱动模块，与预处理模块连接，用于根据预设场景对初始校准码进行调整处理，得到目标校准码；根据目标校准码对所述驱动模块的驱动电阻进行阻值调整，以及根据辅助数据信号和调整后的驱动电阻对待处理数据信号进行驱动能力调整，生成目标数据信号。该电路能够减少信道损耗对信号质量的影响。 | ||||||
| 16 | 一种串并转换电路及MIPI C-PHY电路 | CN202111672682.7 | 2021-12-31 | CN114301469B | 2023-10-31 | 方圆; 陈连康 |
| 17 | 驱动器电路和电子设备 | CN202310974980.4 | 2023-08-03 | CN116961644A | 2023-10-27 | 唐重林 |
| 本申请提出一种驱动器电路和电子设备，该驱动器电路包括第一预驱动器、第一主驱动电路和幅度增强电路。其中，第一预驱动器的第一端用于接入串行信号，第一预驱动器的第二端与第一主驱动电路的第一端连接。第一主驱动电路的第二端用于连接外部的信号线，以输出幅度增强后的差分信号，第一主驱动电路的第三端与幅度增强电路的第一端连接，幅度增强电路的第二端与第一预驱动器的第二端连接。本申请通过幅度增强电路响应于第一预驱动器的驱动向第一主驱动电路传输第一电流，使得第一主驱动电路能够通过第一电流增强差分信号的输出幅度并驱动处理后的差分信号至外部的信号线，从而能够增强驱动能力。 | ||||||
| 18 | 一种用于检测MIPI APHY高速差分信号的方法 | CN202310957233.X | 2023-08-01 | CN116667858B | 2023-10-27 | 吴光林; 程剑平 |
| 本发明公开一种用于检测MIPI APHY高速差分信号的方法，属于信号检测领域。首先APHY高速差分传输之前先进行8b10b编码；再任意截取观察窗口，根据窗口中信号1和0的数量，判定线上是否有信号传输。判定线上是否有信号传输包括如下任意一种或多种的组合：（1）信号1和0的比例是否接近一个预设值；（2）信号1的数量是否大于某一个阈值；（3）信号0的数量是否小于某一个阈值；（4）10b code有效个数的比例是否大于某一个阈值。本发明运用8b10b编码的特性来判断当前传输线上是否有信号传输，电路实现简单，正确率高；无需增加接收电路以适应多门限电压，对接收器解析差分数据的接收品质完全没有影响。 | ||||||
| 19 | 一种带激励源、并/串数字输出的R/D转换器及其实现方法 | CN201611270031.4 | 2016-12-30 | CN106953636B | 2023-10-27 | 余桂周; 高群; 姚海霆; 周晶; 吴小晔; 刘嘉杰; 王子元; 任远杰 |
| 本发明涉及一种带激励源、并/串数字输出的R/D转换器及其实现方法，包括与旋转变压器相连的激励发生电路、固态控制变压器电路，固态控制变压器电路的输出端经交流误差放大电路与相敏解调电路相连，激励发生电路经合成参考电路与相敏解调电路相连，相敏解调电路的输出端依次经第一积分电路、压控振荡电路与十六位可逆计数电路相连，固体控制变压器电路经数据锁存器输出并行数字，数据锁存器经并/串转换电路输出串行数字，十六位可逆计数电路的输出端与固态控制变压器电路的输出端相连。本发明实现旋转变压器输出的角度模拟信号到二进制数字信号的转换，且转换后的二进制数字信号可选择并行或串行输出到后级处理电路。 | ||||||
| 20 | 一种控制调压电源输出电压的电路及其方法 | CN202210360642.7 | 2022-04-07 | CN116937945A | 2023-10-24 | 曹佶; 王小强; 陶锋 |
| 本发明公开了一种控制调压电源输出电压的电路及其方法，包括中央处理器、多个移位寄存器、多个MOS管输出单元和多个稳压元件，多个移位寄存器相互并联连接，多个移位寄存器均与中央处理器信号连接，多个MOS管输出单元相互并联连接，MOS管输出单元与移位寄存器串联连接，稳压元件与MOS管输出单元一一电性连接。其方法包括：设置控制调压电源输出电压的电路；中央处理器把指令或向量数据处理后转换成串行数据，并把串行数据输出给移位寄存器；移位寄存器把串行数据转换成多路并行数据，并输出给MOS管输出单元；MOS管输出单元根据多路并行数据选择输出地信号或者调压电源输出的电压信号。其控制调压电源很方便，实现高效控制。 | ||||||
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