随着栅极组件尺寸的缩小化，要使金氧半场效晶体管(MOSFET)组件 能在低操作电压下，具有高趋动电流和高速的效能是相当困难的。因此， 许多人在努力寻求改善金氧半场效晶体管组件的效能的方法。
利用应变引发的能带结构变型来增加载子的迁移率，以增加场效晶体 管的趋动电流，可改善场效晶体管组件的效能，且此种方法已被应用于 各种组件中。这些组件的硅沟道是处于双轴拉伸应变的情况。
已有研究指出利用硅沟道处于双轴拉伸应变的情况中来增加电子的 迁移率(K.Ismail et al.，“Electron transport properties in Si/SiGeheterostructures：Measurements and device applications”，Appl. Phys.Lett.63，pp.660，1993.)，及利用硅锗沟道处于双轴压缩应变 的情况中来增加空穴的迁移率(D.K.Nayak et al.，“Enhancement-mode quantum-well GeSi PMOS”，IEEE Elect.Dev.Lett.12，pp.154， 1991.)。然而，结合具有双轴拉伸应变的硅沟道的NMOSFETs(N型金氧半 场效晶体管)及具有双轴压缩应变的硅锗沟道的PMOSFETs(P型金氧半场 效晶体管)的CMOS工艺技术是难以达成的。在晶体管的制造上有利用厚 的缓冲层或复杂多层结构等许多应变层制造方法(K.Ismail et al.，IBM， Jul.1996，Complementary metal-oxide semiconductor transistor logic using strained Si/SiGe heterostructure layers，U.S.Patent No.5534713.)，此些方法并不易于整合到传统的CMOS工艺中。
再者，更有研究提出以覆盖一层应力膜于整个晶体管上方的方式，以 提供适当的应力予晶体管的沟道区(A.Shimizu et al.，“Local mechanical stress control(LMC)：A new technique for CMOS performance enhancement”，pp.433-436 of the Digest of Technical Papers of the 2001 International Electron Device Meeting.)
然而，于沟道区导入压缩应力有利于改善电动的迁移速率，却会对电 子迁移率造成退化。因此，对N型沟道晶体管(NMOS)而言，需要导入拉 伸应力以提升电子迁移率，而对P型沟道晶体管(PMOS)而言，需要导入 压缩应力以提升空穴迁移率。但是在同一芯片上欲制作出同时具有拉伸 应力沟道区的N型沟道晶体管(NMOS)与压缩应力沟道区的P型沟道晶体 管(PMOS)的互补式金属氧化物半导体(CMOS)，却有相当的困难。
有鉴于此，本发明提出一种可同时具拉伸应力沟道区与压缩应力沟道 区的半导体基底及其制作方法，可适用于制作互补式金属氧化物半导体。

本发明的目的在于一种具应变沟道的互补式金属氧化物半导体及其 制作方法，使N型沟道晶体管的沟道区具有拉伸应力，而P型沟道晶体 管的沟道区具有压缩应力，整合两者于同一芯片，以提升组件的操作速 度。
本发明的主要特征之一是在于N型沟道晶体管两侧的浅沟槽隔离区 内保行性形成一氮化物衬垫层，用以阻挡后续填充于浅沟槽隔离区的氧 化物扩散，以避免隔离氧化物体积膨胀，并且氮化物衬垫层本身可提供N 型晶体管的半导体基底沟道区形成一拉伸应力。另外，将P型沟道晶体 管两侧的浅沟槽隔离区内的氮化物衬垫层施以离子注入，以造成氮化物 衬垫层内的缺陷形成，有利于后续填充于浅沟槽隔离区的氧化物扩散， 以于P型晶体管的半导体基底沟道区形成一压缩应力。
为获致上述的目的，本发明提出一种具应变沟道的互补式金属氧化物 半导体，主要是包括：一半导体基底、设置于上述半导体基底内的多个 沟槽隔离区、一氮化物衬垫层、一离子注入氮化物衬垫层、一N型沟道 晶体管以及一P型沟道晶体管。其中，相邻两上述沟槽隔离区之间各定 义出一有源区，上述有源区包括一N型有源区与一P型有源区。另外， 上述氮化物衬垫层，保行性设置于上述N型有源区两侧的上述沟槽隔离 区与上述半导体基底之间。再者，上述离子注入氮化物衬垫层，保行性 设置于上述P型有源区两侧的上述沟槽隔离区与上述半导体基底之间。 并且，上述N型沟道晶体管，设置于上述N型有源区上方。以及，上述P 型沟道晶体管，设置于上述P型有源区上方。
如前所述，上述半导体基底包括：一硅基底、堆叠的一硅层与一硅锗 层或堆叠的一第一硅基底、一埋入绝缘层与一第二硅基底。
如前所述，上述沟槽隔离区的厚度大体为2000-6000。
如前所述，上述沟槽隔离区是由一氧化物所构成。
如前所述，本发明的结构更包括：一氧化物衬垫层，保行性设置于上 述氮化物衬垫层与上述半导体基底之间。
如前所述，本发明的结构更包括：一氧化物衬垫层，保行性设置于上 述离子注入氮化物衬垫层与上述半导体基底之间。
如前所述，上述氮化物衬垫层是由氮化硅所构成，而上述离子注入氮 化物衬垫层是由被施以离子注入的氮化硅所构成。
如前所述，上述离子注入氮化物衬垫层所被施加的离子包括：硅(Si) 离子、氮(N)离子、氦(He)离子、氖(Ne)离子、氩(Ar)、氙(Xe)或锗离子。
根据本发明，上述N型有源区的上述半导体基底表层具有一拉伸应变 沟道区。上述拉伸应变沟道区的拉伸应变量大体为0.1％-2％。
根据本发明，上述P型有源区的上述半导体基底表层具有一压缩应变 沟道区。上述压缩应变沟道区的拉伸应变量大体为0.1％-2％。
根据前述的具应变沟道的互补式金属氧化物半导体，本发明又提出。 一种具应变沟道的互补式金属氧化物半导体的制作方法，包括：
首先，供一半导体基底。接着，形成多个沟槽于上述基底内，使得相 邻两上述沟槽之间各定义出一有源区，其中上述有源区包括一N型有源 区与一P型有源区。接着，保行性形成一氮化物衬垫层，于各上述沟槽 的侧壁与底部。接着，实施一离子注入于上述P型有源区两侧的上述氮 化物衬垫层内。然后，形成多个沟槽隔离物，以填满各上述沟槽。接着， 形成一N型沟道晶体管于上述N型有源区上方。最后，形成一P型沟道 晶体管于上述P型有源区上方。
如前所述，形成上述N型沟道晶体管与上述P型沟道晶体管之后更包 括：分别形成一应力膜，覆盖于上述N型沟道晶体管与上述P型沟道晶 体管表面。上述应力膜是由化学气相沉积法(chemical vapor deposition；CVD)所形成。
本发明的主要特征之二是在于N型沟道晶体管两侧的浅沟槽隔离区 内保行性形成氮化物衬垫层，用以阻挡后续填充于浅沟槽隔离区的氧化 物扩散，以避免隔离氧化物体积膨胀，并且氮化物衬垫层本身可提供N 型晶体管的半导体基底沟道区形成一拉伸应力。另外，P型沟道晶体管两 侧的浅沟槽隔离区内并无氮化物衬垫层，后续填充于浅沟槽隔离区的氧 化物会体积膨胀，导致于P型晶体管的半导体基底沟道区形成一压缩应 力。
为获致上述的目的，本发明提出一种具应变沟道的互补式金属氧化物 半导体，主要是包括：一半导体基底、多个沟槽隔离区、一氮化物衬垫 层、一N型沟道晶体管、一P型沟道晶体管。其中，上述沟槽隔离区， 设置于上述半导体基底内，使得相邻两上述沟槽隔离区之间各定义出一 有源区，上述有源区包括一N型有源区与一P型有源区。并且，上述氮 化物衬垫层，保行性设置于上述N型有源区两侧的上述沟槽隔离区与上 述半导体基底之间，但未覆盖氮化物衬垫层于上述P型有源区两侧的上 述沟槽隔离区与上述半导体基底之间。再者，上述N型沟道晶体管，设 置于上述N型有源区上方。以及，上述P型沟道晶体管，设置于上述P 型有源区上方。
如前所述，上述半导体基底包括：一硅基底、堆叠的一硅层与一硅锗 层或堆叠的一第一硅基底、一埋入绝缘层与一第二硅基底。
如前所述，上述沟槽隔离区的厚度大体为2000-6000。
如前所述，上述沟槽隔离区是由一氧化物所构成。
如前所述，本发明的结构更包括：一氧化物衬垫层，保行性设置于上 述氮化物衬垫层与上述半导体基底之间。
如前所述，上述氮化物衬垫层是由氮化硅所构成。
根据本发明，上述N型有源区的上述半导体基底表层具有一拉伸应变 沟道区，上述拉伸应变沟道区的拉伸应变量大体为0.1％-2％。
根据本发明，上述P型有源区的上述半导体基底表层具有一压缩应变 沟道区，上述拉伸应变沟道区的拉伸应变量大体为0.1％-2％。
根据前述的具应变沟道的互补式金属氧化物半导体，本发明更提出一 种具应变沟道的互补式金属氧化物半导体的制作方法，包括：
首先，提供一半导体基底。接着，形成多个沟槽于上述基底内，使得 相邻两上述沟槽之间各定义出一有源区，其中上述有源区包括一N型有 源区与一P型有源区。接着，保行性形成一氮化物衬垫层，于上述N型 有源区两侧的各上述沟槽的侧壁与底部，但未覆盖氮化物衬垫层于上述P 型有源区两侧的各上述沟槽的侧壁与底部。接着，形成多个沟槽隔离物， 以填满各上述沟槽。形成一N型沟道晶体管于上述N型有源区上方。最 后，形成一P型沟道晶体管于上述P型有源区上方。
附图说明
图1A至图1H显示根据本发明的具应变沟道的互补式金属氧化物半导 体的一较佳实施例的工艺剖面图；
图2A至图2H显示根据本发明的具应变沟道的互补式金属氧化物半导 体的另一较佳实施例的工艺剖面图；
图3A至图3H显示根据本发明的具应变沟道的互补式金属氧化物半导 体的又一较佳实施例的工艺剖面图。
符号说明：
100、200、300-半导体基底
102、202、302-图案化掩膜层
104a、104b、204a、204b、304a、304b-沟槽隔离区
106、206、306-氧化物衬垫层
108、208、308-氮化物衬垫层
108a-离子注入氮化物衬垫层
112、212、312-隔离氧化物
117、217、317-N型沟道晶体管
116、216、316-P型沟道晶体管
S100-离子注入程序
114、214、314-栅极介电层
115、215、315-栅极层
118、218、318-间隙壁
122、120、220、222、320、322-应力膜
210、311-掩膜层
S100-形成氮化物衬垫层程序

实施例1：
以下请参照图1G，说明根据本发明的具应变沟道的互补式金属氧化 物半导体的一较佳实施例。
其主要是包括：一半导体基底100、多个沟槽隔离区104a、104b、一 氮化物衬垫层108、一离子注入氮化物衬垫层108a、一N型沟道晶体管 117以及一P型沟道晶体管116。
其中，沟槽隔离区104a、104b设置于半导体基底100内，且相邻两 沟槽隔离区104a、104b之间各定义出一有源区，而有源区包括一N型有 源区(n-井)与一P型有源区(p-井)。沟槽隔离区104a、104b内填满隔离 氧化物112。
另外，氮化物衬垫层108保行性设置于N型有源区(n-井)两侧的沟槽 隔离区104b与半导体基底100之间。氮化物衬垫层108的设置为本发明 的特征之一。氮化物衬垫层108可用以阻挡后续填充于浅沟槽隔离区的 氧化物112扩散，进而避免隔离氧化物112体积膨胀，并且氮化物衬垫 层本身具有拉伸应力(intrinsic tensile stress)，导致对沟槽104b的 侧壁施加一垂直压缩应力(vertical compressive stress)以及可提供N 型晶体管117的半导体基底100沟道区形成一拉伸应力。
再者，离子注入氮化物衬垫层108a保行性设置于P型有源区(p-井) 两侧的沟槽隔离区104a与半导体基底100之间。离子注入氮化物衬垫层 108a内具有缺陷，有利于后续填充于浅沟槽隔离区的氧化物扩散，造成 体积膨胀，以于P型晶体管116的半导体基底100沟道区形成一压缩应 力。
并且，N型沟道晶体管117设置于N型有源区(n-井)上方。以及，P 型沟道晶体管116，设置于P型有源区(p-井)上方。如此一来，N型沟道 晶体管117下方的沟道区具有一拉伸应力，可提升电子迁移率。P型沟道 晶体管116下方的沟道区具有一压缩应力，可提升空穴迁移率。
实施例2：
以下请配合参考图1A至图1H的工艺剖面图，说明根据本发明的实施 例1的具应变沟道的互补式金属氧化物半导体的制作方法。
首先，请参照图1A，提供一半导体基底100，其包括：一硅基底、堆 叠的一硅层与一硅锗层或是堆叠的一第一硅基底、一埋入绝缘层与一第 二硅基底，即所谓的绝缘层上覆硅(silicon-on-insulator；SOI)，甚至 可以是包含砷化镓或磷化铟的化合物。
接着，请参照图1B，形成多个沟槽104a、104b于半导体基底100内。 例如先形成一图案化掩膜层102于半导体基底100表面，然后利用适当 蚀刻法，例如：非等向性电浆蚀刻法(anisotropi cplasma etching)， 该电浆可以为含氟化学物质，较佳为CF4，透过图案化掩膜层102以形成 多个沟槽104a、104b，使得相邻两沟槽104a、104b之间各定义出一有源 区。本发明是强调应用于CMOS组件，所以图式中有源区包括一N型有源 区(n-井)与一P型有源区(p-井)。N型有源区(n-井)与P型有源区(p-井) 是分别以掺杂不同导电型态的掺杂物于半导体基底100内所形成。沟槽 隔离区104a、104b的厚度大体为2000-6000。图案化掩膜层102的材 质可包括：氧化硅、氮化硅或是堆叠的氧化硅与氮化硅，其中以堆叠的 氧化硅与氮化硅为较佳。
接着，请参照图1C，先例如以热氧化法(thermal oxidation)于温度 约600-1000℃下通入水气与氧气，或是直接以化学气相沉积法(CVD)，保 行性形成一氧化物衬垫层106于沟槽104a、104b的侧壁与底部表面。接 着，在例如以适当的化学气相沉积法(chemical vapor deposition；CVD) 保行性形成一氮化物衬垫层108于氧化物衬垫层106表面，使得氧化物 衬垫层106在沟槽104a、104b内夹设于氮化物衬垫层108与半导体基底 100之间。氧化物衬垫层106不仅可以增加氮化物衬垫层108的附着力， 更可以缓冲以化学气相沉积(CVD)形成氮化物衬垫层108时对半导体基底 100所造成的损伤。其中，形成氮化物衬垫层108的反应性气体可包括氨 (ammonia)与烷类(silane)。
接着，请再参照图1D，形成一离子注入掩膜110于整个N型有源区 (n-井)上方，其材质例如为光阻(photoresist)。然后，以离子注入掩膜 110为遮蔽，实施一离子注入程序S100于P型有源区(p-井)两侧的氮化 物衬垫层108内，也就是沟槽104b中的氮化物衬垫层108内。离子注入 程序S100可以为传统的束线离子注入程序(beam-line ion implantation process)，也可以是电浆入浸离子注入(plasma immersion ion implantation；PIII)，或是任何其它习知的离子注入程序，离子注入S100 可包括：硅(Si)离子、氮(N)离子、氦(He)离子、氖(Ne)离子、氩(Ar)、 氙(Xe)或锗离子，其剂量约为每平方公分下1E13-1E16个离子量，施加 能量约为10eV-100keV。氮化物衬垫层108被施加离子注入之后会增加其 内部的缺陷，使得不仅其本身的应力会降低，更可使后续填充于沟槽的 隔离物容易扩散，进而造成体积膨胀，以至于对P型有源区(p-井)的半 导体基底100表层(即沟道区)形成一压缩应力。
接着，请再参照图1E，先以适当腐蚀溶液将离子注入掩膜110移除， 再形成隔离物112以填满沟槽104a、104b。隔离物112的材质可以包括 氧化物，例如氧化硅，或是由氧化硅与多晶硅的组合所构成。然后再以 化学机械研磨法(chemical mechanical polishing；CMP)使隔离物112 表面平坦化，以完成浅沟槽隔离区(shallow trench isolation；STI)的 制作。
接着，请参照图1F，再以适当腐蚀溶液移除图案化掩膜层102，当图 案化掩膜层102的材质包括氧化硅与氮化硅时，较佳实施例为先以热磷 酸溶液去除氮化硅，再以稀释氢氟酸去除氧化硅。
接着，请参照图1G，分别形成一N型沟道晶体管117于N型有源区 (n-井)上方以及形成一P型沟道晶体管116于P型有源区(p-井)上方。 先于N型有源区(n-井)与P型有源区(p-井)的半导体基底100表面形成 栅极介电层114，栅极介电层114例如为氧化硅层，其形成方法例如是利 用化学气相沉积法(CVD)、热氧化法(thermal oxidation)、氮化法 (nitridation)、溅镀法(sputtering)或是任何习知形成栅极介电层的方 法，其材质可包括氧化硅、氮化硅、氮氧化硅，其厚度约为3-100，或 是其它高介电常数(high permittivity；high-k)材质，包括：氧化铝 (Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅烷化铪(HfSiO4)、硅烷化锆 (ZrSiO4)、氧化镧(La2O3)等，其等效氧化物厚度(equivalent oxide thickness；EOT)约为3-100，其中栅极介电层114的材质以氮氧化硅 为较佳。然后，再于栅极介电层114表面形成一栅极层115，栅极层115 知材质包括：多晶硅、多晶硅锗、金属化合物包含：钼(Mo)、钨(W)或氮 化钛(TiN)，抑或者是其它导电材质，以多晶硅为较佳。栅极介电层114 与栅极层115共同构成一栅极结构116、117。然后再利用一掩膜采用选 择性蚀刻，图案化栅极介电层114与栅极层115，以定义出栅极结构116、 117的图案。并分别于栅极结构116、117两侧的N型有源区(n-井)与P 型有源区(p-井)进行n型和p型离子掺杂，以及于栅极结构116、117的 侧壁形成间隙壁118，间隙壁118的材质例如为氮化硅或氧化硅。然后再 例如利用离子注入法于间隙壁118外侧的半导体基底100内形成漏极/源 极。这些晶体管的制成可以根据任何习知半导体晶体管制造技术加以被 制，在此并不加限制与赘述。
如此，在半导体基底100上，便形成N型沟道晶体管117于具有拉伸 应力的沟道区上方，拉伸应变沟道区的拉伸应变量大体为0.1％-2％，且形 成P型沟道晶体管116于具有压缩应力的沟道区上方，压缩应变沟道区 的拉伸应变量大体为0.1％-2％。如此一来，N型沟道晶体管117下方的沟 道区具有一拉伸应力，可提升电子迁移率。P型沟道晶体管116下方的沟 道区具有一压缩应力，可提升空穴迁移率。
请参照图1H，N型沟道晶体管117与P型沟道晶体管116表面更可以 分别以化学气相沉积法(chemical vapor deposition；CVD)覆盖一应力 膜122、120，加以提供适当的应力。
实施例3：
以下请参照图2G，说明根据本发明的具应变沟道的互补式金属氧化 物半导体的一较佳实施例。
其主要是包括：一半导体基底200、多个沟槽隔离区204a、204b、一 氮化物衬垫层208、一N型沟道晶体管217以及一P型沟道晶体管216。
其中，沟槽隔离区204a、204b设置于半导体基底200内，且相邻两 沟槽隔离区204a、204b之间各定义出一有源区，而有源区包括一N型有 源区(n-井)与一P型有源区(p-井)。沟槽隔离区204a、204b内填满隔离 氧化物212。
另外，氮化物衬垫层208保行性设置于N型有源区(n-井)两侧的沟槽 隔离区204b与半导体基底200之间。氮化物衬垫层208的设置为本发明 的特征之一。氮化物衬垫层208可用以阻挡后续填充于浅沟槽隔离区的 氧化物212扩散，进而避免隔离氧化物212体积膨胀，并且氮化物衬垫 层208本身具有拉伸应力(intrinsic tensile stress)，导致对沟槽204b 的侧壁施加一垂直压缩应力(vertical compressive stress)以及可提供 N型晶体管217的半导体基底200沟道区形成一拉伸应力。
然而，沟槽204a内并无氮化物衬垫层，后续填充于浅沟槽隔离区的 氧化物会发生扩散，造成体积膨胀，以于P型晶体管216的半导体基底 200沟道区形成一压缩应力。
并且，N型沟道晶体管217设置于N型有源区(n-井)上方。以及，P 型沟道晶体管216，设置于P型有源区(p-井)上方。如此一来，N型沟道 晶体管217下方的沟道区具有一拉伸应力，可提升电子迁移率。P型沟道 晶体管216下方的沟道区具有一压缩应力，可提升空穴迁移率。
实施例4：
以下请配合参考图2A至图2H的工艺剖面图，说明根据本发明的实施 例3的具应变沟道的互补式金属氧化物半导体的制作方法之一。
首先，请参照图2A，提供一半导体基底200，其包括：一硅基底、堆 叠的一硅层与一硅锗层或是堆叠的一第一硅基底、一埋入绝缘层与一第 二硅基底，即所谓的绝缘层上覆硅(silicon-on-insulator；SOI)，甚至 可以是包含砷化镓或磷化铟的化合物。
接着，请参照图2B，形成多个沟槽204a、204b于半导体基底200内。 例如先形成一图案化掩膜层202于半导体基底200表面，然后利用适当 蚀刻法，例如：非等向性电浆蚀刻法(anisotropic plasma etching)， 该电浆可以为含氟化学物质，较佳为CF4，透过图案化掩膜层202以形成 多个沟槽204a、204b，使得相邻两沟槽204a、204b之间各定义出一有源 区。本发明是强调应用于CMOS组件，所以图式中有源区包括一N型有源 区(n-井)与一P型有源区(p-井)。N型有源区(n-井)与P型有源区(p-井) 是分别以掺杂不同导电型态的掺杂物于半导体基底200内所形成。沟槽 隔离区204a、204b的厚度大体为2000-6000。图案化掩膜层202的材 质可包括：氧化硅、氮化硅或是堆叠的氧化硅与氮化硅，其中以堆叠的 氧化硅与氮化硅为较佳。
接着，请参照图2C，先例如以热氧化法(thermal oxidation)于温度 约600-1000℃下通入水气与氧气，或是直接以化学气相沉积法(CVD)，保 行性形成一氧化物衬垫层206于沟槽204a、204b的侧壁与底部表面。接 着，在例如以适当的化学气相沉积法(chemical vapor deposition；CVD) 保行性形成一氮化物衬垫层208于氧化物衬垫层206表面，使得氧化物 衬垫层206在沟槽204a、204b内夹设于氮化物衬垫层208与半导体基底 200之间。氧化物衬垫层206不仅可以增加氮化物衬垫层208的附着力， 更可以缓冲以化学气相沉积(CVD)形成氮化物衬垫层208时对半导体基底 200所造成的损伤。其中，形成氮化物衬垫层208的反应性气体可包括氨 (ammonia)与烷类(silane)。
接着，请再参照图2D，形成一材质例如为光阻的掩膜层210于整个N 型有源区(n-井)，然后以适当溶液，例如：热磷酸溶液，去除位于P型 有源区(p-井)两侧沟槽204a内的氮化物衬垫层208。
接着，请再参照图2E，先以适当腐蚀溶液将掩膜层210移除，再形 成隔离物212以填满沟槽204a、204b。隔离物212的材质可以包括氧化 物，例如氧化硅，或是由氧化硅与多晶硅的组合所构成。然后再以化学 机械研磨法(chemical mechanical polishing；CMP)使隔离物212表面 平坦化，以完成浅沟槽隔离区(shallow trench isolation；STI)的制作。
接着，请参照图2F，再以适当腐蚀溶液移除图案化掩膜层202，当图 案化掩膜层202的材质包括氧化硅与氮化硅时，较佳实施例为先以热磷 酸溶液去除氮化硅，再以稀释氢氟酸去除氧化硅。
接着，请参照图2G，分别形成一N型沟道晶体管217于N型有源区 (n-井)上方以及形成一P型沟道晶体管216于P型有源区(p-井)上方。 先于N型有源区(n-井)与P型有源区(p-井)的半导体基底200表面形成 栅极介电层214，栅极介电层214例如为氧化硅层，其形成方法例如是利 用化学气相沉积法(CVD)、热氧化法(thermal oxidation)、氮化法 (nitridation)、溅镀法(sputtering)或是任何习知形成栅极介电层的方 法，其材质可包括氧化硅、氮化硅、氮氧化硅，其厚度约为3-100，或 是其它高介电常数(high permittivity；high-k)材质，包括：氧化铝 (Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅烷化铪(HfSiO4)、硅烷化锆 (ZrSiO4)、氧化镧(La2O3)等，其等效氧化物厚度(equivalent oxide thickness；EOT)约为3-100，其中栅极介电层214的材质以氮氧化硅 为较佳。然后，再于栅极介电层214表面形成一栅极层215，栅极层215 知材质包括：多晶硅、多晶硅锗、金属化合物包含：钼(Mo)、钨(W)或氮 化钛(TiN)，抑或者是其它导电材质，以多晶硅为较佳。栅极介电层214 与栅极层215共同构成一栅极结构216、217。然后再利用一掩膜采用选 择性蚀刻，图案化栅极介电层214与栅极层215，以定义出栅极结构216、 217的图案。并分别于栅极结构216、217两侧的N型有源区(n-井)与P 型有源区(p-井)进行n型和p型离子掺杂，以及于栅极结构216、217的 侧壁形成间隙壁218，间隙壁218的材质例如为氮化硅或氧化硅。然后再 例如利用离子注入法于间隙壁218外侧的半导体基底200内形成漏极/源 极。这些晶体管的制成可以根据任何习知半导体晶体管制造技术加以被 制，在此并不加限制与赘述。
如此，在半导体基底200上，便形成N型沟道晶体管217于具有拉伸 应力的沟道区上方，拉伸应变沟道区的拉伸应变量大体为0.1％-2％，且形 成P型沟道晶体管216于具有压缩应力的沟道区上方，压缩应变沟道区 的拉伸应变量大体为0.1％-2％。如此一来，N型沟道晶体管217下方的沟 道区具有一拉伸应力，可提升电子迁移率。P型沟道晶体管216下方的沟 道区具有一压缩应力，可提升空穴迁移率。
请参照图2H，N型沟道晶体管217与P型沟道晶体管216表面更可以 分别以化学气相沉积法(chemical vapor deposition；CVD)覆盖一应力 膜222、220，加以提供适当的应力。
实施例5：
以下请配合参考图3A至图3H的工艺剖面图，说明根据本发明的实施 例3的具应变沟道的互补式金属氧化物半导体的制作方法之二。
首先，请参照图3A，提供一半导体基底300，其包括：一硅基底、堆 叠的一硅层与一硅锗层或是堆叠的一第一硅基底、一埋入绝缘层与一第 二硅基底，即所谓的绝缘层上覆硅(silicon-on-insulator；SOI)，甚至 可以是包含砷化镓或磷化铟的化合物。
接着，请参照图3B，形成多个沟槽304a、304b于半导体基底300内。 例如先形成一图案化掩膜层302于半导体基底300表面，然后利用适当 蚀刻法，例如：非等向性电浆蚀刻法(anisotropic plasma etching)， 该电浆可以为含氟化学物质，较佳为CF4，透过图案化掩膜层302以形成 多个沟槽304a、304b，使得相邻两沟槽304a、304b之间各定义出一有源 区。本发明是强调应用于CMOS组件，所以图式中有源区包括一N型有源 区(n-井)与一P型有源区(p-井)。N型有源区(n-井)与P型有源区(p-井) 是分别以掺杂不同导电型态的掺杂物于半导体基底300内所形成。沟槽 隔离区304a、304b的厚度大体为2000-6000。图案化掩膜层302的材 质可包括：氧化硅、氮化硅或是堆叠的氧化硅与氮化硅，其中以堆叠的 氧化硅与氮化硅为较佳。
接着，请参照图3C，先例如以热氧化法(thermal oxidation)于温度 约600-1000℃下通入水气与氧气，或是直接以化学气相沉积法(CVD)，保 行性形成一氧化物衬垫层306于沟槽304a、304b的侧壁与底部表面。
接着，请再参照图3D，进行形成氮化物衬垫层308步骤S300。此步 骤是本发明的实施例3的结构的制作方法中与前述实施例4主要差异的 步骤。先形成一掩膜311于整个P型有源区(p-井)上方，例如以适当的 化学气相沉积法(chemical vapor deposition；CVD)、含氮离子注入法 或是在含氮气氛下进行退火，抑或是施以含氮电浆处理，保行性形成一 氮化物衬垫层308于N型有源区(n-井)的两侧沟槽304b的氧化物衬垫层 306表面，使得氧化物衬垫层306在沟槽304a内夹设于氮化物衬垫层308 与半导体基底300之间。氧化物衬垫层306不仅可以增加氮化物衬垫层 308的附着力，更可以缓冲以化学气相沉积(CVD)形成氮化物衬垫层308 时对半导体基底300所造成的损伤。其中，形成氮化物衬垫层308的反 应性气体可包括氨(ammonia)与烷类(silane)。
接着，请再参照图3E，先以适当腐蚀溶液将掩膜层311移除，再形 成隔离物312以填满沟槽304a、304b。隔离物312的材质可以包括氧化 物，例如氧化硅，或是由氧化硅与多晶硅的组合所构成。然后再以化学 机械研磨法(chemical mechanical polishing；CMP)使隔离物312表面 平坦化，以完成浅沟槽隔离区(shallow trench isolation；STI)的制作。
接着，请参照图3F，再以适当腐蚀溶液移除图案化掩膜层302，当图 案化掩膜层302的材质包括氧化硅与氮化硅时，较佳实施例为先以热磷 酸溶液去除氮化硅，再以稀释氢氟酸去除氧化硅。
接着，请参照图3G，分别形成一N型沟道晶体管317于N型有源区 (n-井)上方以及形成一P型沟道晶体管216于P型有源区(p-井)上方。 先于N型有源区(n-井)与P型有源区(p-井)的半导体基底300表面形成 栅极介电层314，栅极介电层314例如为氧化硅层，其形成方法例如是利 用化学气相沉积法(CVD)、热氧化法(thermal oxidation)、氮化法 (nitridation)、溅镀法(sputtering)或是任何习知形成栅极介电层的方 法，其材质可包括氧化硅、氮化硅、氮氧化硅，其厚度约为3-100，或 是其它高介电常数(high permittivity；high-k)材质，包括：氧化铝 (Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅烷化铪(HfSiO4)、硅烷化锆 (ZrSiO4)、氧化镧(La2O3)等，其等效氧化物厚度(equivalent oxide thickness；EOT)约为3-100，其中栅极介电层314的材质以氮氧化硅 为较佳。然后，再于栅极介电层314表面形成一栅极层315，栅极层315 知材质包括：多晶硅、多晶硅锗、金属化合物包含：钼(Mo)、钨(W)或氮 化钛(TiN)，抑或者是其它导电材质，以多晶硅为较佳。栅极介电层314 与栅极层315共同构成一栅极结构316、317。然后再利用一掩膜采用选 择性蚀刻，图案化栅极介电层314与栅极层315，以定义出栅极结构316、 317的图案。并分别于栅极结构316、317两侧的N型有源区(n-井)与P 型有源区(p-井)进行n型和p型离子掺杂，以及于栅极结构316、317的 侧壁形成间隙壁318，间隙壁318的材质例如为氮化硅或氧化硅。然后再 例如利用离子注入法于间隙壁318外侧的半导体基底300内形成漏极/源 极。这些晶体管的制成可以根据任何习知半导体晶体管制造技术加以被 制，在此并不加限制与赘述。
如此，在半导体基底300上，便形成N型沟道晶体管317于具有拉伸 应力的沟道区上方，拉伸应变沟道区的拉伸应变量大体为0.1％-2％，且形 成P型沟道晶体管316于具有压缩应力的沟道区上方，压缩应变沟道区 的拉伸应变量大体为0.1％-2％。如此一来，N型沟道晶体管317下方的沟 道区具有一拉伸应力，可提升电子迁移率。P型沟道晶体管316下方的沟 道区具有一压缩应力，可提升空穴迁移率。
请参照图3H，N型沟道晶体管317与P型沟道晶体管316表面更可以 分别以化学气相沉积法(chemical vapor deposition；CVD)覆盖一应力 膜322、320，加以提供适当的应力。
发明优点：
1.根据本发明的N型沟道晶体管具有拉伸应力而P型沟道晶体管具有 压缩应力，因此可同时提升N型沟道的电子迁移率以及P型沟道的空穴 迁移率，有效提升组件操作速度。
2.根据本发明的互补式金氧半晶体管(CMOS)，以简单的制成方式整合 N型沟道晶体管与P型沟道晶体管于同一芯片，分别有适当可提升操作速 度的应力。