1.一种频率合成器，其特征在于，包括：
基准信号发生器，输出单一频率的信号；
频率倍增器，基于输入信号的频率而生成1个以上不同频率的中间信号来作为输出信号进行输出，并按照频率倍增器控制信号来控制各中间信号，使其输出或停止输出；
频率选择器，具有1个以上的输入端子，输出根据频率选择器控制信号选择出的输入信号；
混频器，对2个输入信号实施混频来生成输出信号；以及
频率合成器控制电路，具有频率合成器控制端子，其中，
将上述基准信号发生器的输出作为上述频率倍增器的输入，
将上述频率倍增器的1个以上的输出作为上述频率选择器的1个以上的输入，将上述频率选择器的输出、和上述频率倍增器的输出中的1个输出作为上述混频器的第一输入和第二输入，
将上述混频器的输出作为频率合成器的输出，
按照输入到上述频率合成器控制端子的控制信号来控制其输出频率，并局部关断上述频率倍增器和上述频率选择器进行工作不需要的内部电路电源。
2.一种频率合成器，其特征在于，包括：
基准信号发生器，输出单一频率的信号；
频率倍增器，基于输入信号的频率而生成1个以上不同频率的中间信号来作为输出信号进行输出，并按照频率倍增器控制信号来控制各中间信号，使其输出或停止输出；
频率选择器，具有1个以上的输入端子，输出根据频率选择器控制信号选择出的输入信号；
混频器，对2个输入信号实施混频来生成输出信号；以及
频率合成器控制电路，具有频率合成器控制端子，其中，
将上述基准信号发生器的输出作为上述频率倍增器的输入，
将上述频率倍增器的1个以上的输出作为上述频率选择器的1个以上的输入，将上述频率选择器的输出、和上述频率倍增器的输出中的1个输出作为上述混频器的第一输入和第二输入，
将上述混频器的输出作为频率合成器的输出，
上述基准信号发生器具有输出正相和反相差动信号的2个输出端子，
上述频率倍增器具有：2个输入端子，用于输入正相和反相差动信号；和4个输出端子，输出在基于输入信号的频率而具有不同的频率的1种以上的输出信号中分别偏移了90°相位的4相信号，
上述频率选择器具有至少一组由4个输入端子构成的输入端子组和1个输出端子，其中，上述输入端子组将4相信号作为输入信号，上述1个输出端子输出偏移了90°相位的4相信号，
上述混频器将上述频率倍增器输出的任意的偏移了90°相位的一组4相信号和上述频率选择器输出的偏移了90°相位的一组4相信号作为输入，从4个输出端子输出其输出信号也偏移了90°相位的一组4相信号。
3.一种频率合成器，其特征在于，包括：
基准信号发生器，输出单一频率的信号；
频率倍增器，基于输入信号的频率而生成1个以上不同频率的中间信号来作为输出信号进行输出，并按照频率倍增器控制信号来控制各中间信号，使其输出或停止输出；
频率选择器，具有1个以上的输入端子，输出根据频率选择器控制信号选择出的输入信号；
混频器，对2个输入信号实施混频来生成输出信号；以及
频率合成器控制电路，具有频率合成器控制端子，其中，
将上述基准信号发生器的输出作为上述频率倍增器的输入，
将上述频率倍增器的1个以上的输出作为上述频率选择器的1个以上的输入，将上述频率选择器的输出、和上述频率倍增器的输出中的1个输出作为上述混频器的第一输入和第二输入，
将上述混频器的输出作为频率合成器的输出，
上述频率倍增器包括：
分频部，其具备含有1个以上不同的分频数的分频电路；和
混频部，将以上述分频部所生成的信号为基准，通过混频来进行频率的加减运算而生成的频率信号作为输出。
4.根据权利要求3所述的频率合成器，其特征在于，
上述频率倍增器的分频部包括：
第一路径，将上述频率倍增器的差动输入信号作为输入信号而对其进行2分频，并输出其4相信号；
第二路径，将上述频率倍增器的差动输入信号作为输入信号而对其进行4分频，并输出其4相信号；
第三路径，将上述频率倍增器的差动输入信号作为输入信号而对其进行10分频，并输出其4相信号；
第四路径，将上述频率倍增器的差动输入信号作为输入信号而对其进行20分频，并输出其4相信号；以及
第五路径，将上述频率倍增器的差动输入信号作为输入信号而对其进行30分频，并输出其4相信号，
上述频率倍增器的混频部，
将第一混频器的2个输入中的第一输入端子连接在上述第二路径的输出端子上，将第二输入端子连接在上述第三路径的输出端子上，将上述第一混频器的输出作为上述频率倍增器的第一输出；
将第二混频器的2个输入中的第一输入端子连接在上述第一路径的输出端子上，将第二输入端子连接在上述第四路径的输出端子上，将上述第二混频器的输出作为上述频率倍增器的第二输出；
将第三混频器的2个输入的第一输入端子连接在上述第二混频器的输出端子上，将第二输入端子连接在上述第三路径的输出端子上，将上述第三混频器的输出作为上述频率倍增器的第三输出；
将上述第五路径作为上述频率倍增器的第四输出。
5.根据权利要求4所述的频率合成器，其特征在于：
上述混频器和构成上述频率倍增器的混频部的上述第一、第二和第三混频器具有第一输入端子和第二输入端子、第一输出端子、以及混频器输出频率控制端子，为了输入4相信号，分别设置有4个上述第一输入端子和上述第二输入端子，为了输出4相信号，还设置有4个上述第一输出端子，
上述混频器和上述第一、第二和第三混频器的输出频率根据施加在上述混频器输出频率控制端子上的控制信号而可变。
6.根据权利要求5所述的频率合成器，其特征在于：
上述混频器和构成上述频率倍增器的混频部的上述第一、第二和第三混频器具有4个双平衡混频器、2个RF输入缓存电路、2个LO输入缓存电路、2个IF输出缓存电路、1个加法电路、1个减法电路、1个电源控制电路、以及1个混频器输出频率控制电路，将上述混频器和上述第一、第二和第三混频器的第一4相输入(0°、180°、90°、
270°)中的相位0°和相位180°作为第一RF输入缓存电路的差动输入，并将相位90°和相位270°作为第二RF输入缓存电路的差动输入，
将上述混频器和上述第一、第二和第三混频器的第二4相输入(0°、180°、90°、
270°)中的相位0°和相位180°作为第一LO输入缓存电路的差动输入，并将相位90°和相位270°作为第二LO输入缓存电路的差动输入，
将上述混频器和上述第一、第二和第三混频器的混频器输出频率控制信号作为上述混频器输出频率控制电路的控制信号，
将上述第一RF输入缓存电路的差动输出作为第一双平衡混频器和第二双平衡混频器的RF输入，
将上述第二RF输入缓存电路的差动输出作为第三双平衡混频器和第四双平衡混频器的RF输入，
将上述第一LO输入缓存电路的差动输出作为上述第一双平衡混频器和第三双平衡混频器的LO输入，
将上述第二LO输入缓存电路的差动输出作为上述第二双平衡混频器和第四双平衡混频器的LO输入，
将上述加法电路的2个差动输入中的第一差动输入作为上述第二双平衡混频器的IF差动输出，将第二差动输入作为上述第三双平衡混频器的IF差动输出，
将上述减法电路的2个差动输入中的第一差动输入作为上述第一双平衡混频器的IF差动输出，将第二差动输入作为上述第四双平衡混频器的IF差动输出，
将合并了上述加法电路和上述减法电路各自的差动输出的4个输出信号作为上述混频器和上述第一、第二和第三混频器的4相输出。
7.根据权利要求6所述的频率合成器，其特征在于：
构成上述频率倍增器的混频部的上述第一、第二和第三混频器，能够根据混频器输出频率控制信号来输出进行了2种输入频率(f1、f2)的相加(f1+f2)、相减(f1-f2)、通过(f1)的频率，并能够根据混频器电源控制信号来关断电源以停止工作所需要的电流供给。
8.根据权利要求6所述的频率合成器，其特征在于：
上述第一LO输入缓存电路和第二LO输入缓存电路，具有根据LO输入缓存控制信号使其差动输出的信号的相位倒置的功能和仅输出其差动输出各自不同的直流电位的功能，其差动输出被切换为相位非倒置状态、相位倒置状态和直流电位输出状态这3种状态。
9.一种频率合成器，其特征在于，包括：
基准信号发生器，输出单一频率的信号；
频率倍增器，基于输入信号的频率而生成1个以上不同频率的中间信号来作为输出信号进行输出，并按照频率倍增器控制信号来控制各中间信号，使其输出或停止输出；
频率选择器，具有1个以上的输入端子，输出根据频率选择器控制信号选择出的输入信号；
混频器，对2个输入信号实施混频来生成输出信号；以及
频率合成器控制电路，具有频率合成器控制端子，其中，
将上述基准信号发生器的输出作为上述频率倍增器的输入，
将上述频率倍增器的1个以上的输出作为上述频率选择器的1个以上的输入，将上述频率选择器的输出、和上述频率倍增器的输出中的1个输出作为上述混频器的第一输入和第二输入，
将上述混频器的输出作为频率合成器的输出，
通过将上述基准信号发生器的输出信号的频率取为fREF，并将上述频率选择器的选择器控制信号和上述混频器的混频器输出频率控制信号的控制进行组合，而在fREF的
7/60～41/60的范围内输出fREF×(2n+1)/60的频率的信号，在此n为3～20中的任意整数。
10.根据权利要求9所述的频率合成器，其特征在于：
通过将上述基准信号发生器的输出信号的频率取为15840MHz，并将上述频率选择器的选择器控制信号和上述混频器的混频器输出频率控制信号的控制进行组合，而至少产生 3432MHz、3960MHz、4488MHz、5016MHz、5544MHz、6072MHz、6600MHz、7128MHz、7656MHz、
8184MHz、8712MHz、9240MHz、9768MHz、10296MHz的输出频率。
11.根据权利要求6所述的频率合成器，其特征在于，
上述第一LO输入缓存电路和第二LO输入缓存电路包括：
第一双极晶体管，其基极连接在第一输入端子上，其发射极经由第一恒流源连接在第一恒压端子上；
第二双极晶体管，其基极连接在第二输入端子上，其发射极经由第二恒流源连接在第一恒压端子上；
第一电阻，连接上述第一双极晶体管和上述第二双极晶体管的发射极；
第三双极晶体管，其基极连在第一控制端子上，其发射极连接在上述第一双极晶体管的集电极上；
第四双极晶体管，其基极连接在第二控制端子上，其发射极连接在上述第一双极晶体管的集电极上；
第五双极晶体管，其基极连接在上述第二控制端子上，其发射极连接在上述第二双极晶体管的集电极上；
第六双极晶体管，其基极连接在上述第一控制端子上，其发射极连接在上述第二双极晶体管的集电极上；
第二电阻，其一个端子与上述第三双极晶体管和上述第五双极晶体管的集电极共同连接，其另一个端子与第二恒压端子连接；
第三电阻，其一个端子与上述第四双极晶体管和上述第六双极晶体管的集电极共同连接，其另一个端子与上述第二恒压端子连接；
第一pMOS晶体管，其栅极和源极连接在上述第二恒压端子上，其漏极与上述第三双极晶体管和上述第五双极晶体管的集电极共同连接；
第二pMOS晶体管，其栅极连接在第三控制端子上，其源极连接在上述第二恒压端子上，其漏极与上述第四双极晶体管和上述第六双极晶体管的集电极共同连接；
第七双极晶体管，其基极连接在上述第三双极晶体管和上述第五双极晶体管的集电极上，其集电极连接在上述第二恒压端子上，其发射极经由第三恒流源连接在上述第一恒压端子上；
第八双极晶体管，其基极连接在上述第四双极晶体管和上述第六双极晶体管的集电极上，其集电极连接在上述第二恒压端子上，其发射极经由第四恒流源连接在上述第一恒压端子上；
第九双极晶体管，其基极连接在上述第七双极晶体管的发射极上，其发射极经由第五恒流源连接在上述第一恒压端子上；
第十双极晶体管，其基极连接在上述第八双极晶体管的发射极上，其发射极经由第六恒流源连接在上述第一恒压端子上；
第四电阻，连接上述第九双极晶体管和上述第十双极晶体管的发射极；
第五电阻和第六电阻，它们的一个端子连接在上述第九双极晶体管和上述第十双极晶体管的集电极上，它们的另一个端子连接在一起；以及
第七电阻和第一电容的并联电路，其连接在上述第五电阻和上述第六电阻的公共端子与上述第二恒压端子之间，
将上述第九双极晶体管和上述第十双极晶体管的集电极分别作为第一输出端子和第二输出端子，
利用施加在上述第一控制端子和上述第二控制端子上的电压的电位差，使在上述第一输出端子和上述第二输出端子上出现的信号的相位倒置，
在使施加在上述第一控制端子和上述第二控制端子上的电压相等，并使施加在上述第三控制端子上的直流电压与上述第二恒压端子的电压之间的电位差超过上述第二pMOS晶体管的阈值电压而进行了设定时，在上述第一输出端子和上述第二输出端子上出现的信号成为不同值的直流电压。
12.根据权利要求6所述的频率合成器，其特征在于，
上述第一LO输入缓存电路和上述第二LO输入缓存电路包括：
第一nMOS晶体管，其栅极连接在第一输入端子上，其源极经由第一恒流源连接在第一恒压端子上；
第二nMOS晶体管，其栅极连接在第二输入端子上，其源极经由第二恒流源连接在第一恒压端子上；
第一电阻，连接上述第一nMOS晶体管和上述第二nMOS晶体管的源极；
第三nMOS晶体管，其栅极连接在第一控制端子上，其源极连接在上述第一nMOS晶体管的漏极上；
第四nMOS晶体管，其栅极连接在第二控制端子上，其源极连接在上述第一nMOS晶体管的漏极上；
第五nMOS晶体管，其栅极连接在上述第二控制端子上，其源极连接在上述第二nMOS晶体管的漏极上；
第六nMOS晶体管，其栅极连接在上述第一控制端子上，其源极连接在上述第二nMOS晶体管的漏极上；
第二电阻，其一个端子与上述第三nMOS晶体管和上述第五nMOS晶体管的漏极共同连接，其另一个端子与第二恒压端子连接；
第三电阻，其一个端子与上述第四nMOS晶体管和上述第六nMOS晶体管的漏极共同连接，其另一个端子与上述第二恒压端子连接；
第一pMOS晶体管，其栅极和源极连接在上述第二恒压端子上，其漏极与上述第三nMOS晶体管和上述第五nMOS晶体管的漏极共同连接；
第二pMOS晶体管，其栅极连接在第三控制端子上，其源极连接在上述第二恒压端子上，其漏极与上述第四nMOS晶体管和上述第六nMOS晶体管的漏极共同连接；
第七nMOS晶体管，其栅极连接在上述第三nMOS晶体管和上述第五nMOS晶体管的漏极上，其漏极连接在上述第二恒压端子上，其源极经由第三恒流源连接在上述第一恒压端子上；
第八nMOS晶体管，其栅极连接在上述第四nMOS晶体管和上述第六nMOS晶体管的漏极上，其漏极连接在上述第二恒压端子上，其源极经由第四恒流源连接在上述第一恒压端子上；
第九nMOS晶体管，其栅极连接在上述第七nMOS晶体管的源极上，其源极经由第五恒流源连接在上述第一恒压端子上；
第十nMOS晶体管，其栅极连接在上述第八nMOS晶体管的源极上，其源极经由第六恒流源连接在上述第一恒压端子上；
第四电阻，连接上述第九nMOS晶体管和上述第十nMOS晶体管的源极；
第五电阻和第六电阻，它们的一个端子连接在上述第九nMOS晶体管和上述第十nMOS晶体管的漏极上，它们的另一个端子连接在一起；以及
第七电阻、第一电容的并联电路，其连接在上述第五电阻和第六电阻的公共端子与上述第二恒压端子之间，
将上述第九nMOS晶体管和上述第十nMOS晶体管的漏极分别作为第一输出端子和第二输出端子，
利用施加在上述第一控制端子和上述第二控制端子上的电压的电位差，使在上述第一输出端子和上述第二输出端子上出现的信号的相位倒置，
在使施加在上述第一控制端子和上述第二控制端子上的电压相等，并使施加在上述第三控制端子上的直流电压与上述第二恒压端子的电压之间的电位差超过上述第二pMOS晶体管的阈值电压而进行了设置时，在上述第一输出端子和上述第二输出端子上出现的信号成为不同值的直流电压。