[0001] 本
发明涉及在调谐无线电发射机或接收机中使用的
锁相环(PLL)频率合成器。
[0002] PLL频率合成器在调谐无线电发射机和接收机中用作第一本机
振荡器(LO)，用以从基准
晶体振荡器生成所需频率的射频(RF)
信号，例如，从32MHz晶体生成2.4GHz频带中的信号。为了调谐至给定频带内的特定频率，能够使PLL频率改变为这些特定频率是必要的。这是通过使用计数器充当
分频器使
电压控制振荡器(VCO)的频率在被馈送到
相位检测器之前减小来实现的。
[0003] 有两大类PLL。第一类被称为“整数N”PLL，其中分频器基于固定的计数N操作，以给出基准晶体频率整数倍数的频率。在以上的示例中，这将仅允许32MHz的信道间隔，这与蓝牙(TM)及其它短程无线电数据通信协议中使用的1MHz信道间隔的要求是不兼容的。使用较低的基准频率(即1MHz)的替代方案是不符合需求的，出于
稳定性原因，这将会把
锁相环的最大带宽限制到基准频率的大约1/20到1/10，并且由于长启动时间，这进而增加应用中的平均功耗。该带宽限制的原因在于相位检测器的
采样动作：相位仅在时间上的离散点处为相位检测器所知：当
时钟信号中实际存在边缘时。因此，平均下来，相位信息在其在相位检测器处生成校正脉冲之前被延迟半个时钟周期，并且这相当于具有与频率成线性关系的相位。当使环带宽增加超
过采样时钟频率的1/20到1/10时，反馈延迟将开始影响环的总相位裕量。
[0004] 为了实现较小的信道间隔，因此，期望使用第二类PLL：“分数N”PLL。在这些装置中，计数器不具有固定计数，而是在周期之间切换计数——以给出按时间平均的所需频率信号。在最简单的情况下，所使用的计数可选自两个相邻的数，但在大部分实际系统中，使用两个以上的不同数。
[0005] 这种装置可给出期望的功能，但
申请人认为在一些情况下对这一装置的进一步改进是可行的。
[0006] 从第一方面看，本发明提供一种锁相环频率合成器，配置成为无线电发射机或接收机提供目标频率的
输出信号，该合成器包括：
[0008] 第一固定频率的分频器，配置成提供第二频率的第一输出，其中所述第二频率是所述第一频率的固定分数；
[0009] 预分频器，配置成提供所述第二频率的可变分频，以产生第三频率，所述预分频器包括：
[0010] 第二分频器，连接至所述第一输出并且以第二频率提供第二输出；以及[0011] 相位选择器装置，配置成选择性地改变所述第二输出的相位以便改变所述第二频率。
[0012] 频率
控制器，控制所述预分频器并由此控制所述第三频率；以及[0013] 相位检测器，基于基准信号和取决于所述第三频率的信号之间的比较来控制所述电压控制振荡器；
[0014] 其中所述合成器被配置成使得所述第一输出提供所述目标频率的输出信号。
[0015] 因此将看到，根据本发明，VCO以目标输出频率的倍数操作，且仅在对应的分频器之后获取输出。在一组优选
实施例中，固定分数是二分之一——即，VCO以两倍目标频率操作。该装置的优点是：因为预分频器输出可按照等于VCO周期的分立步长产生相位，在应用可调节的预分频器之前输出频率减小(例如减半)，故而与频率控制器相关联的量化噪声减少(例如，减半)。量化噪声不仅在高频处有问题，而且在低频处也有影响，因为该噪声倾向于“交叠”到相位检测器处的较低频率中，无法通过通常在相位检测器与VCO之间设置的低通
滤波器从相位检测器去除该噪声。因此，根据本发明的实施例，可改善该问题。
[0016] 已经发现所述的包括相位选择器装置的预分频器能实现临时改变第二频率，而不需要另一分频器以两倍(或者所选的任何倍数)目标输出频率运行。例如，在特定实施例中，用作八分频分频器的计数器与正边缘相位检测器结合能够通过使其相位向前九十度而将一个周期九分频。当然，
相移和分频的其它组合是可能的。
[0017] 在一组实施例中，第一分频器包括主从触发器装置。尽管这本身是提供将输入频率二分频的分频器的常见方式，然而申请人意识到在本文所述的上下文中利用它具有显著的益处，因为可从以下特征获得优点：它按九十度相位间隔自动形成可用输出信号(通过分别获取主和从触发器的输出)。这些可直接用作很多数字无线电系统中使用的同相(I)和
正交(Q)信号。优选地，第一分频器被配置成将输入频率二分频。
[0018] 可将第三频率直接馈送到相位检测器，或可采用另一分频器(或者，这可被看做整个预分频器的构成部分)。
[0019] 在一组实施例中，频率控制器包括Σ-Δ
调制器。这提供信号，指示临时频率改变何时实现。
[0020] 本发明扩展到如上所述的包括频率合成器的无线电发射机以及如上所述的无线电接收机。这种发射机和接收机可彼此集成。可将发射机和/或接收机设置在
半导体集成
电路上。
[0021] 将参考
附图仅作为示例描述本发明的实施例，其中：
[0022] 图1是仅出于参考目的示出的已知PLL频率合成器的示意图；
[0023] 图2是根据本发明一实施例的PLL频率合成器的示意图；
[0024] 图3是使用主/从触发器的二分频分频器的示意图；以及
[0025] 图4是示出如何实现频率变化的时序图。
[0026] 在图1中示出常规的分数N PLL。正如任何PLL，这基于由相位检测器104经由
低通滤波器106控制的VCO 102。相位检测器104致使对VCO 102的频率的较小调节，以便使反馈信号的相位(且由此使频率)与基准时钟CK_REF对齐。应当注意VCO 102以输出频率CK_OUT运行。
[0027] 预分频器电路108用于根据它从另一分频器模
块110接收的
控制信号将频率除以P或P+1，另一分频器模块110将频率在馈送相位检测器104之前除以另一整数N。VCO 102的频率因此被控制为Fref*N*(nP+m(P+1))，其中Fref是基准晶体频率，且n和m是给定时间段上相应的计数P和P+1出现的相对比例。
[0028] 分频器模块110受Σ-Δ调制器(SDM)112控制以确定上述P和P+1计数的相对比例，从而确定精确频率。在该电路中，存在来自SDM 112的对应于32MHz(基准频率Fref)步长的不可避免的量化噪声。
[0029] 精确分频的平均频率信号被馈送到相位检测器104，相位检测器104根据来自分频器110的信号与基准时钟
输入信号CK_REF之间的任何不匹配生成输出信号以控制VCO 102。
[0030] 本发明的实施例在图2中示出。在该实施例中，还基于由相位检测器4经由低通滤波器6控制的电压控制振荡器2来提供锁相环。然而，在该装置中，并非VCO 2直接提供CK_OUT信号，而是将VCO 2的输出馈送到二分频模块8。这意味着VCO 2以期望输出频率的两倍运行。
[0031] 如图3所示，分频器基于包括一对D型触发器7、9的主/从触发器装置。能够使用这一装置，因为分频器8是固定的二分频模块且不需要改变其输出。这种装置的一个优点是它提供两个输出：由第一触发器7的Q和QN输出提供的第一输出10，其与输入同相位；以及由第二触发器9的Q和QN输出提供的第二输出12，其与输入异相90°。本领域的技术人员应明白这提供了常规数字无线电体系结构中所需的同相(I)信号和正交(Q)信号。这种装置本身在
现有技术中是已知的，但在本文上下文中被认为尤其有优势。
[0032] 第二，90°移位输出12被馈送到另一二分频模块14。这具有以下特点：取决于从相位选择器16接收的信号，可以使其输出的相位向前90°、180°或270°。如下文进一步解释的，这实际上允许给定周期中的附加计数，由此允许以类似于以上参考图1描述的可变分频器108的方式精调其输出信号的平均频率。提供该特点的适当电路装置的示例在“A 1.75-GHz/3-V dual-modulus divide-by-128/129prescaler in 0.7-μm CMOS(0.7-μm CMOS中
128/129分频的1.75-GHz/3-V双模预分频器).Craninckx,J.；Steyaert,M.S.J.固态电路,IEEE杂志的第31卷，第7期，第890–897页”中示出。
[0033] 分频器和相位选择器装置14、16的输出 被馈送到另一固定分频器18，该固定分频器18在与频率控制器模块20
接口之前将该频率二分频，该频率控制器模块20对来自在前分频器18的输出实施进一步的向下分频至基准频率CK_REF，并且控
制模块16中的相位选择。模块20受Σ-Δ调制器22控制以按照类似于以上参考图1描述的装置的方式实现对来自频率控制输入24的频率控制。
[0034] 尽管图2所示的装置需要分频器模块8以两倍输出频率操作，但是如上所述，整个电路装置的优点之一是：因为使用固定比率分频器模块8，这可通过使用提供直接的I信号和Q信号的主/从触发器装置来实现，且因此不需要以两倍输出频率运行的第二分频器或者甚至是另一PLL。其它分频器14、18、20由前面一个或由基准时钟CK_REF提供时钟，并由此以较低频率操作。
[0035] 上述实施例实现的另一个优点是：因为频率在输出之前被减半，所以步长大小被减小到16MHz，而不是32MHz，这对应于在输出10、12上SDM
相位噪声减少最高达6dB。
[0036] 在操作中，图2所示的电路可使VCO 2的频率或者被八分频——由在分频器8、14和18各自处二分频引起，或者它可使频率被九分频。这通过使中间分频器14的相位向前90°来实现。这意味着模块20所看到的信号的下一正边缘在VCO2的九个周期之后，这可从图4的时序图中更加清楚看到。
[0037] 图4是图2所示的电路的各部分的时序图。顶部标绘VCO_P是来自VCO 2的两个输出之一。下一标绘CK_OUT_Q是来自分频器8的输出12，分频器8用于向二分频模块14提供时钟。接下来的四条标绘 和 是二分频模块14的四
个可能的输出 这四条标绘下的标绘是实际输出 它之下是所使用的 指
示在给定时间和实际输出下四个可能的输出中的哪个被选择。
[0038] 如所看到的， 信号中所选的一个通过相位选择器模块16传递至另一二分频模块18。该模块18的输出向DIVN模块20提供时钟输入CK_DIVN，DIVN模块20因此处于的频率的一半。
[0039] 在使用图4所示的示例中， 用于CK_OUT_Q的前三个时钟周期，然后在第四时钟周期期间，相位选择器16从分频器20和18接收信号以开始使用 输入而不是输入。这样的效果是： 用作输出 因此延长在 处看到的信号的低部分。如图4底部所指出的，所造成的影响是CK_DIVN信号的整个周期是VCO 2的九个周期时段，而不是八个，而八个周期时段会造成 信号不被使用。该信号的使用因此允许整个分频器装置14、16、18取决于施加到相位选择器16的控制而被八分频或九分频。
[0040] 由此得知，通过选择被八分频或九分频计数的相对比例，输出10、12的平均频率可按照小步长(例如，1MHz)从基准频率Fref的八倍改变为基准频率Fref的九倍。
