以往，在半导体集成电路(LSI)中，内置采用了电阻R和电容C的 RC振荡电路，根据该RC振荡电路所产生的时钟，生成LSI的系统时钟。 然而，在LSI内部内置电阻R和电容C的情况下，存在：由于LSI的制 造偏差，在这些从动元件的特性上产生偏差，每一个振荡电路的振荡频 率不同的问题。因此，在以往，利用多晶硅熔断器(polysilicon fuse)等 的快速切换(zapping)元件，生成频率修正数据，利用该频率修正数据， 将振荡频率修正为目标值。
图16是现有的频率修正电路的电路图。RC振荡电路10包括：磁滞 逆变器11、逆变器12、P沟道型MOS晶体管13所构成的振荡环路；将 振荡电路的振荡波形进行整形后，输出时钟OSCCLK的波形整形用逆变 器14；连接在所述振荡环路上，并由电阻Rosc1、Rosc2、Rosc3、Rosc4 和电容Cosc构成的时间常数电路15。
另外，设有：根据复位信号RESET，产生与快速切换元件的连接状 态相应的频率修正数据ZP1、ZP2的第一快速切换电路21和第二快速切 换电路22。快速切换元件的连接、非连接是根据施加在快速切换端子 ZAP1、ZAP2上的电压而永久性设定的。
从这些第一快速切换电路21和第二快速切换电路22所产生的频率 修正数据ZP1、ZP2由频率修正数据译码器23来读出，该读出数据 ZDC10、ZDC00、ZDC01分别施加在CMOS模拟开关所构成的开关SW1、 SW2、SW3的接通断开控制端子上。
例如，在作为来自第一快速切换电路21和第二快速切换电路22频 率修正数据的(ZP1、ZP2)为(1，0)的情况下，频率修正数据译码器 23的读出数据(ZDC10、ZDC00、ZDC01)变为(1，0，0)。于是，开 关SW1接通、开关SW2、SW3断开，所以电阻Rosc1的一端被接地， 从而时间常数电路15变为由电阻Rosc1和电容Cosc构成。该情况下，RC 振荡电路10在电阻Rosc1和电容Cosc中以时间常数相应的振荡频率fosc 振荡。即，P沟道型MOS晶体管13接通的期间，电容Cosc被充电而磁 滞逆变器11的输入端子的电位上升，如果磁滞逆变器11的输出反转， 则通过反相器12，P沟道型MOS晶体管13断开。
于是，已经充电到电容Cosc中的电荷通过电阻Rosc1而放电为接地 电位。这样，磁滞逆变器11的输入端子的电位下降，若磁滞逆变器11 的输出反转，则通过反相器12，P沟道型MOS晶体管13接通。通过重 复该充电动作和放电动作，从而RC振荡电路10振荡。因此，根据该频 率修正电路，通过根据快速切换元件的连接状态来产生所要的频率修正 数据ZP1、ZP2，从而可以修正RC振荡电路10的振荡频率。
【专利文献1】
特开2000-148064号公报
然而，一般地，在内置了上述RC振荡电路10的LSI动作中的情况 下，外部干扰从LSI的某一个端子进入LSI的内部，有时会改变保存在 第一快速切换电路21和第二快速切换电路22中的频率修正数据。例如， 在第一快速切换电路21的频率修正数据ZP1从「1」变化为「0」的情况 下，变为(ZP1、ZP2)＝(0，0)。与此相应，频率修正数据译码器23 的读出数据(ZDC10、ZDC00、ZDC01)从(1，0，0)变化为(0，1， 0)。
于是，连接在振荡环路上的电阻和电容的构成，从电阻Rosc1和电 容Cosc的构成变为电阻Rosc1、Rosc2和电容Cosc的构成，所以此时的 振荡频率低于目标的振荡频率fosc。为了使由于外来干扰而变化的频率 修正数据(ZP1、ZP2)恢复为原来的数据(1，0)，需要再一次输入复 位信号RESET，但是，通常复位信号RESET构成为只在LSI的电源投 入时才能输入，所以实际上已经变化一次的频率修正数据ZP1、ZP2是不 可能恢复为正常值的。

因此，本发明是一种震荡频率修正电路，其中修正根据设定在时间 常数电路中的时间常数而振荡的振荡电路的振荡频率，其特征在于，包 括：快速切换电路，其具有快速切换元件，并根据周期性输入的复位信 号，产生与快速切换元件状态相应的频率修正数据；频率修正数据锁存 电路，其根据晚于所述复位信号产生的锁存时钟，锁存保存由所述快速 切换电路产生的所述频率修正数据；和时间常数调整电路，其根据保存 在所述频率修正数据锁存电路中的频率修正数据，调整所述时间常数电 路的时间常数。
并且，在上述的构成中，周期性的复位信号或频率修正数据锁存电 路用的锁存时钟是利用从微型计算机传送来的芯片启动信号或指定设备 地址的地址数据来生成的。
进一步，设置：计数从微型计算机传送来的数据的位数的串行数据 计数器；通过根据该计数输出来控制频率修正数据锁存电路的锁存时钟， 从而只在从微型计算机传送来的数据为特定位数的情况下，锁存保存来 自快速切换电路的频率修正数据。
根据本发明，构成为将快速切换电路的频率修正数据周期性地再生 为正常值，并且，设置锁存保存其再生后的频率修正数据的频率修正数 据锁存电路，因此，即使由于外部干扰，快速切换电路的频率修正数据 变化，也可以稳定地维持目标的振荡频率。
另外，通过利用从微型计算机传送来的芯片启动信号或指定设备地 址的地址数据来生成周期性的复位信号或频率修正数据锁存电路用的锁 存时钟，从而具有：在具备与微型计算机之间的接口的LSI中，通过已 经存在的接口的利用，可以使电路构成变为简单的优点。
进而，通过设置：计数从微型计算机传送来的数据的位数的串行数 据计数器，并根据该计数输出来控制频率修正数据锁存电路的锁存时钟， 从而只在从微型计算机传送来的数据为特定位数的情况下，锁存保存来 自快速切换电路的频率修正数据。因此，在从微型计算机接收数据的过 程中，即使外部干扰进入、快速切换电路的频率修正数据发生变化，也 因为该已经变化的频率修正数据没有被锁存，故更可靠地维持目标振荡 频率成为可能。
附图说明
图1是本发明第一实施方式的频率修正电路的电路图。
图2是说明第一快速切换电路21的图。
图3是频率修正数据锁存电路25的电路图。
图4是频率修正数据译码器23的电路图。
图5是复位信号产生电路24的电路图。
图6是锁存时钟产生电路26的电路图。
图7是共用了复位信号产生电路24与图6的锁存时钟产生电路26 的重复部分的电路的电路图。
图8是接口电路27的电路图。
图9是说明本发明第一实施方式的频率修正电路的动作的时间图。
图10是使用于本发明第二实施方式的频率修正电路的接口电路的电 路图。
图11是说明本发明第二实施方式的频率修正电路的动作的时间图。
图12是本发明第三实施方式的频率修正电路的电路图。
图13是使用于本发明第三实施方式的频率修正电路的锁存时钟产生 电路的电路图。
图14是说明本发明第三实施方式的频率修正电路的动作的时间图。
图15是说明本发明第三实施方式的频率修正电路的动作的时间图。
图16是现有的频率修正电路的电路图。
图中：10-RC振荡电路，11-磁滞逆变器，12-反相器，13-P沟 道型MOS晶体管，14-波形整形用逆变器，15-时间常数电路，21-第 一快速切换电路，22-第二快速切换电路，23-频率修正数据译码器，24 -复位信号产生电路，25-频率修正数据锁存电路，26-锁存时钟产生 电路，27-接口电路，28-串行数据输入寄存器，30-微型计算机，40 -串行数据计数器。

下面，参照附图，说明本发明第一实施方式的频率修正电路。如图1 的全体电路构成所示，该频率修正电路是在图16的电路的基础上，还包 括：产生周期性复位信号ZRES的复位信号产生电路24；根据锁存时钟 ZCLK，锁存保存第一快速切换电路21和第二快速切换电路22分别产生 的频率修正数据ZP1、ZP2的频率修正数据锁存电路25；产生锁存时钟 ZCLK的锁存时钟产生电路26。
复位信号产生电路24生成：同步于与LSI外部的微型计算机30之 间进行接口的接口电路27所产生的启动信号EN上升(产生信号)为H 电平(高电平)的周期性复位信号ZRES。另外，锁存时钟产生电路26 生成：同步于所述启动信号EN下降(信号消失)为L电平(低电平) 的锁存时钟ZCLK。
第一快速切换电路21和第二快速切换电路22中所产生的频率修正 数据ZP1、ZP2周期性地再生为正常值，根据比复位信号ZRES晚产生的 锁存时钟ZCLK，将该已经再生的频率修正数据ZP1、ZP2锁存保存在频 率修正数据锁存电路25中。该频率修正数据锁存电路25的输出数据 ZPD1、ZPD2由频率修正数据译码器23来读出，该读出数据ZDC10、 ZDC00、ZDC01分别施加在开关SW1、SW2、SW3的接通断开控制端子 上。
下面，参照附图，说明上述每一个电路的详细构成。另外，对于RC 振荡电路10、时间常数电路15，因为和以往的例子相同，故省略其说明。
图2是说明第一快速切换电路21的图，图2(a)是其电路图，图2 (b)是说明其动作的表，图2(c)是图2(a)的“或非”电路211的 晶体管电路图。第二快速切换电路22构成也和这个同样。
如图2(a)所示，第一快速切换电路21包括：“或非”电路211、 反相器212和作为快速切换元件的由多晶硅构成的熔断器213。“或非” 电路211的输出被输入到反相器212，反相器212的输出输入到“或非” 电路211的第一输入端子。复位信号ZRES输入到“或非”电路211的 第二输入端子。另外，在熔断器213为连接状态(非切断状态)中，熔 断器213的一端连接在快速切换端子ZAP1上，在其另一端上施加电源 电位VDD。
说明该第一快速切换电路21的动作。假设：熔断器213为连接状态 (非切断状态)的情况下，输入复位信号ZRES。复位信号ZRES是具有 规定脉冲宽度的脉冲信号。如果复位信号ZRES变为「1」(H电平＝高 电平)，则“或非”电路211输出「0」(L电平＝低电平)。设定晶体 管尺寸，以使“或非”电路211的N沟道型MOS晶体管MN1以比熔断 器213的阻抗还足够小的阻抗导通。于是，快速切换端子ZAP1的电位 下降为L电平，作为反相器212输出的频率修正数据ZP1暂时变为「1」。 接收这个，“或非”电路211的N沟道型MOS晶体管MN2也变为导通 状态。
然后，如果复位信号ZRES变为「0」(L电平)，则“或非”电路 211的N沟道型MOS晶体管MN1变为截止。因此，若设定晶体管尺寸， 以使“或非”电路211的N沟道型MOS晶体管MN2以比熔断器213的 阻抗还充分大的阻抗导通，则快速切换端子ZAP1的电位变化为H电平， 作为反相器212输出的频率修正数据ZP1稳定在「0」。
另一方面，在快速切换端子ZAP1上施加规定的高电压，使熔断器213 通过过大电流而切断它。这样，在熔断器213为切断状态的情况下，输 入复位信号ZRES。如果复位信号ZRES变为「1」(H电平)，则“或 非”电路211输出「0」(L电平)。于是，快速切换端子ZAP1的电位 变为L电平，作为反相器212输出的频率修正数据ZP1暂时性地变为「1」。
然后，如果复位信号ZRES变为「0」(L电平)，则“或非”电路 211变为和反相器等效的电路，作为反相器212输出的频率修正数据ZP1 (数据「1」)由反相器212和“或非”电路211所构成的保存电路所保 存。这样，通过利用快速切换元件来改变电路性结构，从而可以产生频 率修正数据ZP1、ZP2。
图3是频率修正数据锁存电路25的电路图。该电路包括：同步于锁 存时钟ZCLK，分别锁存保存频率修正数据ZP1、ZP2的第一锁存电路251 和第二二锁存电路252。
图4是频率修正数据译码器23的电路图。该电路包括：两个反相器 231、232和三个“与”电路233、234、235。图5是复位信号产生电路24 的电路图。该电路是检测所输入的启动信号EN的上升沿之后，产生与其 同步的复位信号ZRES(脉冲信号)的电路，包括：反相器241、242、 延迟电路243和“或非”电路244。
图6是锁存时钟产生电路26的电路图。该电路是检测所输入的启动 信号EN的上升沿之后，产生与其同步的锁存时钟ZCLK(脉冲信号)的 电路，包括反相器261、262、延迟电路263、和“与”电路264。图7是 共用了图5的复位信号产生电路24和图6的锁存时钟产生电路26的重 复部分的电路的电路图，用少的元件数可以生成复位信号ZRES和锁存 时钟ZCLK。
图8是与LSI外部的微型计算机30之间进行接口的接口电路27的 电路图。该接口电路27包括：接收从微型计算机30串行传送来的数据 的数据输入端子DI；接收数据的传送时钟的时钟输入端子CL；接收把LSI 设定为选择状态的芯片启动信号的芯片启动端子CE。芯片启动信号为H 电平时，通过“与”电路271的、来自微型计算机30的串行数据SDI(LSI 为显示驱动器的情况下，是显示数据)同步于通过时钟输出电路272的 串行传送时钟SCL，传送到串行数据输入寄存器28并暂时存储。
然后，芯片启动端子CE所接收的芯片启动信号直接作为所述启动信 号EN，被利用于复位信号产生电路24和锁存时钟产生电路26。在此， 周期性进行来自微型计算机30的串行数据传送，周期性地产生芯片启动 信号。因此，启动信号EN也是周期性地产生。
参照图9的时间图，说明上述构成的频率修正电路的动作。首先， 利用LSI测试器的振荡电路10的振荡频率试验结果是，为了获得目标振 荡频率fosc，有必要将频率修正数据(ZP1、ZP2)设定为(1，0)。该 情况下，在第一快速切换电路21的快速切换端子ZAP1上施加规定的高 电压，在熔断器213中通过过大电流而切断它。另一方面，对于第二快 速切换电路22的熔断器213，成为连接状态。
如果来自接口电路27的启动信号EN上升，则接收这个，由复位信 号产生电路24产生复位信号ZRES。利用该复位信号ZRES，第一快速 切换电路21和第二快速切换电路22被复位，复位后的频率修正数据 (ZP1、ZP2)被设定为(1，0)。然后，如果启动信号EN下降，则由 锁存时钟产生电路26产生锁存时钟ZCLK。与该锁存时钟ZCLK同步， 在频率修正数据锁存电路25中锁存保存频率修正数据(ZP1、ZP2)＝(1， 0)。
频率修正数据译码器23根据保存在频率修正数据锁存电路25中的 频率修正数据(ZP1、ZP2)＝(1，0)，进行读出，把读出数据(ZDC10、 ZDC00、ZDC01)＝(1，0，0)向开关SW1、SW2、SW3输出。于是， 开关SW1接通、开关SW2、SW3断开，所以通过将电阻Rosc1的一端 接地，从而时间常数电路15变为由电阻Rosc1和电容Cosc构成。由此， RC振荡电路10由电阻Rosc1和电容Cosc输出：与时间常数相应的振荡 频率fosc(Cosc+Rosc1)的振荡时钟OSCCLK。
如上所述，由于来自接口电路27的启动信号EN是周期性地产生， 所以第一快速切换电路21、第二快速切换电路22的动作和频率修正数据 锁存电路25的锁存动作也周期性进行，RC振荡电路10的振荡频率fosc 维持恒定。
在由于某种原因，外来干扰从LSI的某一个端子进入，第一快速切 换电路21或第二快速切换电路22的频率修正数据ZP1、ZP2发生变化的 情况下，例如第一快速切换电路21的频率修正数据ZP1从「1」变化为 「0」情况下，虽然变为(ZP1、ZP2)＝(0，0)，但其后，接口电路27 从微型计算机30接收数据，从而产生启动信号EN，利用上述的动作， 可以恢复(ZP1、ZP2)＝(0，0)。因为保存在频率修正数据锁存电路25 中的频率修正数据ZP1、ZP2完全没有变化，所以RC振荡电路10的振 荡频率fosc维持恒定。
下面，参照附图说明本发明第二实施方式的频率修正电路。该电路 的整体构成和图1的电路虽然同样，但是，接口电路27的构成不同于第 一实施方式。图10是本实施方式的接口电路27的电路图。该接口电路27 具有如下功能：在从微型计算机30将地址数据(是指定设备、特别在本 实施方式中是指定内置了该频率修正电路的LSI的地址数据)与数据一 起传送的情况下，核对该地址数据是否为预先设定在LSI中的固有地址。
接口电路27还包括：接收从微型计算机30串行传送来的、数据和 地址数据的数据输入端子DI、接收数据和地址数据的传送时钟的时钟输 入端子CL、和接收把LSI设定为选择状态的芯片启动信号的芯片启动端 子CE。在芯片启动信号为H电平时，通过“或非”电路271A的、来自 微型计算机30的串行数据SDI(LSI为显示驱动器的情况下为显示数据) 同步于通过时钟输出电路272A的串行传送时钟，传送到串行数据输入寄 存器28，并暂时存储。
该接口电路27还包括：从微型计算机30取入同步于地址传送时钟 而串行传送来的地址数据，并将其暂时存储的CCB地址寄存器273(CCB 是Computer Contror Bus的缩写)；读出暂时存储在CCB地址寄存器273 中的地址数据，并核对其是否为预先设定在LSI中的固有地址之后，产 生地址核对信号(已经核对了的情况下是H电平信号)的CCB地址译码 器274；检测芯片启动信号的上升沿和下降沿的芯片启动检测电路275； 与芯片启动信号的上升沿同步，取入并保存地址核对信号，与芯片启动 信号的下降沿同步而复位的地址核对信号寄存器276。并且，地址核对信 号寄存器276的输出作为启动信号EN而被利用，向第一实施方式的复位 信号产生电路24和锁存时钟产生电路26供给。
参照图11的时间图说明上述构成的频率修正电路的动作。首先，和 第一实施方式同样，利用LSI测试器的振荡电路10的振荡频率试验的结 果，为了获得目标振荡频率数fosc，需要将频率修正数据(ZP1、ZP2) 设定为(1，0)。该情况下，将规定的高电压施加在第一快速切换电路21 的快速切换端子ZAP1上，使过大电流通过熔断器213而切断它。另一 方面，至于第二快速切换电路22的熔断器213仍然为连接状态。
因此，如果从微型计算机30传送地址数据，在接口电路27的CCB 地址译码器274中已经进行核对，则作为其输出的地址核对信号变为H 电平。然后，同步于芯片启动信号的上升沿，该地址核对信号被地址核 对信号寄存器276取入。于是，作为地址核对信号寄存器276输出的启 动信号EN上升为H电平，由复位信号产生电路24接收它而产生复位信 号ZRES。
利用该复位信号ZRES，第一快速切换电路2 1和第二快速切换电路 22被复位，复位后的频率修正数据(ZP1、ZP2)被设定为(1，0)。然 后，如果芯片启动信号下降，则地址核对信号寄存器276被复位，启动 信号EN下降为L电平，由锁存时钟产生电路26产生锁存时钟ZCLK。 与该锁存时钟ZCLK同步，在频率修正数据锁存电路25中锁存保存频率 修正数据(ZP1、ZP2)＝(1，0)。
从此以后，和第一实施方式同样，频率修正数据译码器23根据保存 在频率修正数据锁存电路25中的频率修正数据(ZP1、ZP2)＝(1，0)， 进行读出，并把读出数据(ZDC10、ZDC00、ZDC01)＝(1，0，0)向 开关SW1、SW2、SW3输出。于是，开关SW1接通、开关SW2、SW3 断开，所以电阻Rosc1的一端接地，时间常数电路15变为由电阻Rosc1 和电容Cosc构成。由此，RC振荡电路10由电阻Rosc1和电容Cosc输 出：对应于时间常数的振荡频率fosc(Cosc+Rosc1)的振荡时钟OSCCLK。
然后，在由于某种原因，外来干扰从LSI的某一个端子进入，例如 第一快速切换电路21的ZP1已经从「1」变化为「0」情况下，虽然变为 (ZP1、ZP2)＝(0，0)，但其后，由于接口电路27从微型计算机30 接收地址数据，通过与LSI固有的地址数据进行核对，从而产生启动信 号EN，由于上述的动作，可以恢复为(ZP1、ZP2)＝(1，0)。因为保 存在频率修正数据锁存电路25中的频率修正数据ZP1、ZP2完全没有变 化，所以RC振荡电路10的振荡频率fosc维持恒定。
下面，参照附图说明本发明的第三实施方式的频率修正电路。该电 路是在第一实施方式的电路(图1)中设置串行数据计数器40，其通过 对来自微型计算机30的传送时钟进行计数，从而计数串行传送数据的位 数，仅在成为某一特定计数值时产生计数输出信号SDCNT；同时，根据 接口电路27的启动信号EN和串行数据计数器40的计数输出信号 SDCNT，以使从锁存时钟产生电路26A产生锁存时钟ZCLK的方式，变 更了锁存时钟产生电路26A的电路。
如果更具体地说明，则接口电路27和第一实施方式中所说明的电路 (图8)相同。串行数据计数器40通过计数通过接口电路27的传送时钟 SCL，从而计数串行传送数据。如图13(a)所示，锁存时钟产生电路26A 是图6的“与”电路264变更为三个输入的“与”电路264A，计数输出 信号SDCNT输入到该“与”电路264A。
即，根据锁存时钟产生电路26A，仅在启动信号EN下降为L电平、 且产生了计数输出信号SDCNT时(即，变为H电平)，产生锁存时钟 ZCLK。复位信号产生电路24虽然和第一实施方式相同，但在与锁存时 钟产生电路26A合成一体的情况下，变为图13(b)的电路构成。在图13 (b)的电路中，图7的电路的“与”电路264变更为三个输入的“与” 电路264A，计数输出信号SDCNT输入到该“与”电路264A中。
串行数据计数器40是：原本在LSI接收从微型计算机30传送来的 数据之际，暂时性地接收到串行数据输入寄存器28中，仅在该数据具有 某一特定位数的情况下，启动从串行数据输入寄存器28向下一级电路传 送该数据的电路。在本实施方式中，通过追加该串行数据计数器40，从 而仅在从微型计算机30传送的数据为特定位数的情况下，把第一快速切 换电路21和第二快速切换电路22的频率修正数据ZP1、ZP2锁存保存在 频率修正数据锁存电路25中，因此更可靠的频率修正成为可能。
下面，参照附图14的时间图，说明上述构成的频率修正电路的动作。 在此，仅说明：伴随设置串行数据计数器40的、本实施方式的特有动作。 另外，利用LSI测试器的振荡电路10的振荡频率试验结果，为了获得目 标振荡频率数fosc，将频率修正数据(ZP1、ZP2)设定为(1，0)。另 外，串行数据计数器40所计数的时钟数等于数据的位数，即每一个传送 时钟从微型计算机30串行传送1位的数据。
接口电路27正常接收从微型计算机30传送来的数据时，串行数据 计数器40的计数输出信号SDCNT在每次结束数据传送时变为H电平， 由锁存时钟产生电路26A正常产生锁存时钟ZCLK。
另一方面，接口电路27正在接收从微型计算机30传送来的数据时， 如果外来干扰进入，在传播微型计算机30与接口电路27之间的通信的 通信线路(芯片启动线路、传送时钟线路、数据线路)上产生干扰信号， 传送时钟SCL产生异常，则串行数据计数器40的计数输出信号SDCNT 不是每次结束数据传送时变为H电平，而是仍然为L电平。
于是，即使启动信号EN下降为L电平，锁存时钟产生电路26A也 不会产生锁存时钟ZCLK。因此，由于外来干扰的影响，即使频率修正 数据(ZP1、ZP2)例如从(1，0)变化为(0，0)，该错误的频率修正 数据(0，0)也不会锁存在频率修正数据锁存电路25中，所以RC振荡 电路10的振荡频率fosc维持恒定。
下面，说明本发明的第四实施方式的频率修正电路。该频率修正电 路是将第三实施方式的频率修正电路的接口电路27置换为第二实施方式 的(图10)的接口电路的构成。即，如上所述，该接口电路27包括CCB 地址寄存器273、CCB地址译码器274、芯片启动检测电路275、地址核 对信号寄存器276。并且，还具备：计数来自该接口电路27的传送时钟 SCL的串行数据计数器40。
如图15的时间图所示，上述构成的频率修正电路的动作兼具第二实 施方式和第三实施方式的电路的动作特征。即，如果在接口电路27中核 对从微型计算机30传送来的地址数据，则进行第一快速切换电路21和 第二快速切换电路22的复位。另外，在从微型计算机30传送数据之际， 仅在串行数据计数器40的传送时钟SCL的计数值变为特定计数值时，才 将保存在第一及第二快速切换电路22中的频率修正数据ZP1、ZP2锁存 在频率修正数据锁存电路25内。这样，RC振荡电路10的振荡频率fosc 维持恒定。
在上述的第一至第四实施方式中，包括两个快速切换电路、即第一 及第二快速切换电路21、22，但是，在进行更精密的频率修正的情况下， 也可以增加其数目。该情况下，伴随其增加，可以增加频率修正数据锁 存电路25的位数，也可适当变更频率修正数据译码器23或时间常数电 路15的构成。