技术领域
背景技术
[0002] 可以预见，5G(第5代)蜂窝系统将使用毫米波。目前讨论的
频率范围大约从15到60GHz。为了在户外使用该系统，与最近发布的60GHz室内系统相比，应该优选使用更长的循环前缀，从而在OFDM调制中使用更接近的
子载波间隔。这导致相对严格的
相位噪声要求。此外，还提出使用采用相对大量天线单元的波束成形来增加系统的范围和容量。
[0003] 举例来说，在如上所述的系统中，本地
振荡器(LO)生成
电路的实现具有挑战性。例如，希望在不消耗过多功率的情况下将LO
信号分发给这种波束成形系统中的所有收发机。在靠近收发机分布的频率合成器中本地生成LO信号是一种可能的方法。这些频率合成器可以用公共参考振荡器(例如
晶体振荡器)驱动或与其同步。此外，如上所述，通常需要低
相位噪声。
[0004] 分数N频率合成器(例如分数N
锁相环(PLL))适合于产生具有相对高频率
分辨率的LO信号。这种分数N频率合成器通常包括由整数频率除数驱动的
分频器。通过在时间上改变整数频率除数的值，获得平均非整数频率除数。合适的整数频率除数序列可以例如由
调制器电路(例如Δ-Σ调制器)产生。由这种分数N频率合成器产生的LO信号的相位噪声至少部分地源于频率除数的调制。
[0005] 为了获得由相位噪声引起的相对低的总信号损害，期望不同收发机的相位噪声具有相对低的相关性。因此，期望由不同分数N频率合成器产生的LO信号的相位噪声具有相对低的互相关性。
发明内容
[0006] 获得相位噪声的相对低的相关性的一种可能方法是在不同的分数N频率合成器中使用用控制字
序列表示的相同调制的频率除数序列，但是针对不同的分数N分频器在时间上将该序列移位不同的量。
[0007]
发明人已经认识到，使用具有用于存储和恢复调制器的内部状态的存储单元的调制器电路来为频率合成器中的分频器产生控制字序列提供了用于在时间上移位这种序列的有效电路实现。
[0008] 根据第一方面，提供了一种分数N频率合成器电路。它包括分频器电路，被配置为接收具有第一频率的第一振荡信号，接收指示除数的控制字，以及用所述除数对所述第一振荡信号进行分频以产生具有低于所述第一频率的第二频率的第二振荡信号。它还包括调制器电路，被配置为产生到所述分频器电路的控制字序列。所述调制器电路包括一组存储单元，被配置为响应于第一
控制信号而存储所述调制器电路的内部状态，以及响应于第二控制信号而恢复所述调制器电路的所述内部状态，从而实现所述控制字序列的
时移。
[0009] 所述调制器电路可以被配置为响应于复位信号而将所述内部状态设置为默认状态。
[0010] 所述频率合成器电路可以包括一组延迟单元。所述内部状态可以用所述一组延迟单元中的所述延迟单元的内容来表示。
[0011] 对于所述一组延迟单元中的每个延迟单元，所述一组存储单元可以包括连接到该延迟单元并被配置为响应于所述第一控制信号而存储该延迟单元的所述内容的相关联的存储单元。
[0012] 所述频率合成器电路可以包括一组多路复用器。对于所述一组延迟单元中的每个延迟单元，所述一组多路复用器可以包括连接到该延迟单元的输入端并被配置为响应于所述第二控制信号而将所述相关联的存储单元的内容提供给该延迟单元的所述输入端的相关联的多路复用器。
[0013] 所述频率合成器电路可以是
锁相环(PLL)电路，包括：可控振荡器，被配置为产生所述第一振荡信号；以及相位检测器，被配置为在第一输入端接收所述第二振荡信号以及在第二输入端接收参考振荡信号。
[0014] 根据第二方面，提供了一种通信电路，包括根据第一方面的用于产生所述通信电路的本地振荡信号的频率合成器电路。
[0015] 所述通信电路可以例如是发射机电路、接收机电路或收发机电路。
[0016] 根据第三方面，提供了一种通信装置，包括根据第二方面的多个通信电路。
[0017] 所述通信装置可以包括控制电路，被配置为向每个通信电路中的所述频率合成器电路的所述调制器电路提供所述第一控制信号和所述第二控制信号，所述第一控制信号与所述第二控制信号之间具有时间延迟，对于不同的通信电路具有不同的时间延迟。
[0018] 例如，所述控制电路可以被配置为在同一时刻将所述第一控制信号提供给每个所述调制器电路，以及在不同时刻将所述第二控制信号提供给不同的调制器电路。备选地，所述控制电路可以被配置为在不同时刻将所述第一控制信号提供给不同的调制器电路，以及在同一时刻将所述第二控制信号提供给每个调制器电路。
[0019] 所述通信装置可以例如是蜂窝通信系统的无线电基站。
[0020] 根据第四方面，提供了一种控制根据第三方面的通信装置的方法。所述方法包括：向每个通信电路中的所述频率合成器电路的所述调制器电路提供所述第一控制信号和提供所述第二控制信号，所述第一控制信号与所述第二控制信号之间具有时间延迟，对于不同的通信电路具有不同的时间延迟。
[0021] 在一些
实施例中，提供所述第一控制信号和提供所述第二控制信号包括：在同一时刻向每个所述调制器电路提供所述第一控制信号；以及在不同时刻向不同的调制器电路提供所述第二控制信号。
[0022] 在一些实施例中，提供所述第一控制信号和提供所述第二控制信号包括：在不同时刻向不同的调制器电路提供所述第一控制信号；以及在同一时刻向每个所述调制器电路提供所述第二控制信号。
[0023] 其他实施例在从属
权利要求中限定。应当强调的是，当在本
说明书中使用时，术语“包括/包含”用于
指定所
声明的特征、整数、步骤或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、组件或它们的组合。
附图说明
[0024] 本发明的实施例的其他目的、特征和优点将从以下参考附图的详细描述中显现，其中：
[0025] 图1示出了通信环境；
具体实施方式
[0028] 图1示出了其中可以采用本发明的实施例的通信环境。蜂窝通信系统的无线电基站1经由波束3与无线设备2进行无线通信，以及经由另一波束5与无线设备4进行无线通信。无线设备2和4在图1中被描绘为
移动电话，但是可以是具有蜂窝通信能
力的任何类型的设备，例如
平板电脑或膝上型计算机、机器型通信(MTC)设备或类似设备。此外，在整个本公开中使用采用波束成形的蜂窝通信系统作为示例。然而，本发明的实施例也可以适用于其他类型的系统，例如但不限于Wi-Fi系统。
[0029] 无线电基站1和无线设备2和4是本公开中通常称为通信装置的示例。下面在形式为无线电基站1的通信装置的上下文中描述实施例。然而，也可以考虑其他类型的通信装置，诸如无线设备2和4、Wi-Fi接入点等。
[0030] 图2示意性地示出了无线电基站1的实施例。为了实现波束成形，无线电基站1包括多个通信电路10a-c。波束成形可用于接收和发送。因此，在一些实施例中，通信电路10a-c是发射机电路。在一些实施例中，通信电路10a-c是接收机电路。在一些实施例中，通信电路10a-c是收发机电路。为简单起见，图2中仅示出了三个通信电路10a-c。然而，如虚线所示，可以包括任何数量的通信电路。每个通信电路10a-c连接到相关联的天线15a-c。此外，每个通信电路10a-c包括分数N频率合成器20a-c，其被配置为生成通信电路的LO信号LOa-c。LO信号LOa-c可用于驱动下变频
混频器(例如，在接收机电路中)、上变频混频器(例如，在发射机电路中)或两者(例如在收发机电路中)。为简单起见，下面参考分数N频率合成器(使用较短术语“频率合成器”)。
[0031] 在图2中，无线电基站1包括参考振荡器30，例如晶体振荡器(XO)，例如
电压控制XO(VCXO)，用于产生具有稳定参考频率的参考振荡信号。在图2中，所有频率合成器20a-c连接到参考振荡器30以用于接收相同的参考振荡信号。此外，在图2中，无线电基站1包括控制电路40。在一些实施例中，控制电路40被配置为控制频率合成器20a-c中表示频率除数的控制字序列之间的相互延迟或时移。下面进一步详细描述其示例。
[0032] 根据实施例，诸如20a-c的频率合成器电路包括分频器电路，该分频器电路被配置为接收具有第一频率的第一振荡信号，接收指示除数的控制字，以及用该除数对第一振荡信号进行分频以产生具有低于第一频率的第二频率的第二振荡信号。此外，频率合成器电路包括调制器电路，该调制器电路被配置为产生到分频器电路的控制字序列。调制器电路包括一组存储单元，其被配置为响应于第一控制信号而存储调制器电路的内部状态，以及响应于第二控制信号而恢复调制器电路的内部状态。从而，能够在时间上移位该控制字序列。
[0033] 图3示出了频率合成器20的示例实施例的框图。频率合成器20a-c(图2)可以实现为图2中的频率合成器20。图3中所示的频率合成器20仅仅是示例。如频率合成器设计领域的技术人员将容易理解的，也可以采用其他频率合成器结构。
[0034] 图3中描绘的频率合成器电路20通常被称为锁相环(PLL)。它包括可控振荡器60，其被配置为在输出端64上产生上述第一振荡信号。可控振荡器60可以例如是压控振荡器(VCO)或数控振荡器(DCO)。分频器电路具有附图标记70。它具有用于接收第一振荡信号的输入端72。它还具有用于输出第二振荡信号的输出端74。此外，它具有用于接收表示除数的所述控制字的输入端口76。调制器电路具有附图标记80。它具有用于接收第一和第二控制信号的控制端口82。此外，它具有用于接收表示目标非整数除数(即，由要提供给分频器70的控制字序列表示的除数序列的目标平均值)的输入字的输入端口84。调制器电路80还具有用于将所述控制字序列输出到分频器70的输出端口86。
[0035] 在图3中，频率合成器电路20包括相位检测器45，其被配置为在第一输入端46处接收第二振荡信号以及在第二输入端47处接收参考振荡信号。在图3所示的实施例中描绘的相位检测器45被配置为基于PLL设计领域的技术人员公知的原理，根据参考振荡信号与第二振荡信号之间的
相位差来产生UP或DOWN(DN)信号(或脉冲)。在其他实施例中也可以使
用例如用“与(AND)”
门或乘法器实现的其他类型的相位检测器。UP和DN脉冲被提供给频率合成器电路20的
滤波器电路50。滤波器电路50被配置为产生到可控振荡器50的控制信号，以用于控制第一振荡信号的频率。滤波器电路50可以例如包括设置为由UP和DN脉冲控制的电荷
泵，以及连接到所述
电荷泵的输出端的
环路滤波器。PLL设计的原理在本领域中是公知的，因此本文不再进一步详细讨论。
[0036] 返回图2，根据一些实施例，控制电路40被配置为通过向调制器电路80提供所述第一和第二控制信号来控制每个频率合成器20a-c的调制器电路80。通过提供在其间具有时间延迟的第一控制信号和第二控制信号，由调制器电路80产生的控制字序列被延迟相同的量。假设最初，不同频率合成器20a-c的调制器电路80是同步的，即产生相同的控制字序列而没有任何相互时移，则调制器电路80之间的相互时移可以由控制电路40通过在第一和第二控制信号之间对不同通信电路10a-c使用不同时间延迟而引入。例如，第一和第二控制信号之间的第一时间延迟可以用于通信电路10a的频率合成器20a的调制器电路80。此外，第一和第二控制信号之间的第二时间延迟可以用于通信电路10b的频率合成器20b的调制器电路80。此外，第一和第二控制信号之间的第三时间延迟可以用于通信电路10c的频率合成器20c的调制器电路80，等等。第一、第二、第三和其他时间延迟可以都是不同的。
[0037] 实现这一目标有不同选择。在一些实施例中，控制电路40被配置为在同一时刻将第一控制信号提供给每个调制器电路80，以及在不同时刻将第二控制信号提供给不同的调制器电路80。在其他实施例中，控制电路40被配置为在不同时刻将第一控制信号提供给不同的调制器电路80，以及在同一时刻将第二控制信号提供给每个调制器电路80。
[0038] 图4是根据一些实施例的调制器电路80的一般框图。它包括状态机100，例如有限状态机，其被配置为在输出端口86上生成控制字序列。此外，在图4中，状态机被配置为接收表示在输入端口84处提供的目标非整数除数的输入字。上述被配置为响应于第一控制信号而存储调制器电路80的内部状态以及响应于第二控制信号而恢复调制器电路80的内部状态的存储单元在图4中标记为M1-MN。此外，在图4中，指示了控制端口82的各个控制输入端82-1和82-2。控制输入端82-1用于第一控制信号，控制输入端82-2用于第二控制信号。在图
4中，以及在下面的图5中，存储单元M1-MN是单比特存储单元。在任何给定时刻，调制器电路
80的内部状态由状态机100内的N比特字表示。响应于第一控制信号，该N比特字被存储单元M1-MN读出并存储。响应于第二控制信号，该N比特字被恢复为存储单元M1-MN的内容。因此，调制器电路80的内部状态被恢复到施加第一控制信号时它具有的值。因此，输出端口86上输出的控制字序列已在时间上被移回。
[0039] 根据一些实施例，调制器电路80包括一组延迟单元，其中调制器电路80的内部状态用延迟单元的内容来表示。此外，在一些实施例中，对于该组延迟单元中的每个延迟单元，该组存储单元M1-MN包括连接到该延迟单元并被配置为响应第一控制信号存储该延迟单元的内容的相关联的存储单元M1-MN。这用图5中的实施例说明。在图5中，调制器电路80包括静态
逻辑电路110和延迟单元D1-DN。延迟单元D1-DN可以例如是触发器(flip-flops)(例如D触发器)。在本公开中提供的示例中，延迟单元以调制器电路的
采样速率用
时钟信号clk计时。存储单元M1-MN还可以用可以由第二控制信号计时的触发器实现(例如D触发器)实现。根据一些实施例，静态逻辑电路110和延迟单元D1-DN可以被视为一起形成状态机100(图4)。对于每个延迟单元Di，存在连接到该延迟单元Di并被配置为响应于在控制输入端82-1处提供的第一控制信号而存储该延迟单元Di的内容的相关联的存储单元Mi。如图4所示，存储单元M1-MN以及延迟单元D1-DN是单比特单元。
[0040] 在图5中，静态逻辑电路110被配置为接收表示在输入端口84处提供的目标非整数除数的输入字。此外，在图5中，在输出端口86上输出的控制字形成了调制器电路80的内部状态的一部分，并且其比特存储在延迟单元DK-DN中。在其他实施例中，在输出端口86上输出的控制字可以直接从静态逻辑电路110输出，而不形成调制器的内部状态的一部分。这例如是下面参考图6-9描述的示例中的情况。
[0041] 根据一些实施例，调制器电路80包括一组多路复用器，用于响应于第二控制信号而促进状态的恢复。例如，对于该组延迟单元中的每个延迟单元，该组多路复用器可以包括连接到该延迟单元的输入端并被配置为响应第二控制信号而将相关联存储单元的内容提供给该延迟单元的输入端的相关联的多路复用器。这也在图5中示出。在图5中，每个延迟单元Di有一个相关联的多路复用器MXi。在正常操作中，即当没有恢复操作正在进行时，多路复用器MXi将静态逻辑电路110的输出端连接作为到延迟单元Di的输入，该输出随后由延迟单元Di反馈作为到静态逻辑电路110的输入。响应于在控制输入端82-2处提供的第二控制信号，多路复用器MXi代之以将存储单元Mi的输出端连接到延迟单元Di的输入端。从而恢复先前存储在存储单元M1-MN中的状态。
[0042] 根据一些实施例，调制器电路80是所谓的Δ-Σ调制器电路。图6-9概述了其示例，其中调制器电路是误差反馈调制器。如图6所示，调制器电路的该实施例包括第一误差反馈电路200、第二误差反馈电路210以及滤波器电路220。
[0043] 在图6中，第一误差反馈电路200被配置为接收表示在输入端口84处提供的目标非整数除数的输入字。此外，在图6中，第一误差反馈电路200的第一输出端经由连接250被提供作为第二误差反馈电路210的输入端。此外，在图6中，第一误差反馈电路200的第二输出端经由连接260被提供作为到滤波器电路220的输入端。本领域技术人员分别将第一误差反馈电路200的第二输出识别为量化输出，将第一误差反馈电路200的第一输出识别为剩余输出。
[0044] 在图6中，第二误差反馈电路的输出端经由连接270被提供作为到滤波器电路220的输入端。滤波器电路220被配置为合并来自第一误差反馈电路的第二输出和来自第二误差反馈电路的输出，以形成要在调制器电路80的输出端口86上输出的控制字序列。
[0045] 在图6以及下面描述的图7-9中，除第一和第二控制信号和时钟信号之外的信号是多比特信号。因此，在图7-9中，所描绘的诸如延迟单元、多路复用器和存储单元的单元是多比特单元。
[0046] 图7是根据示例实施例的第一误差反馈电路200的框图。除了延迟单元、多路复用器和存储单元之外，图7中所示的第一误差反馈电路200的实施例包括量化器300、常数系数乘法器302以及加法器304和306。参见图5，图7的量化器300、常数系数乘法器302以及加法器304和306形成静态逻辑电路110的一部分。量化器300的功能是输出其输入的量化版本，即具有较低分辨率。在图7的示例中，量化器300是三级量化器(即具有三个不同输出级别)，其适用于带符号的算术。如果改为使用无符号算术，则两级量化器是量化器300的合适替代。可以例如基于仿真而选择常数系数乘法器302的系数K以便获得所需的量化噪声整形。
[0047] 图8是根据示例实施例的第二误差反馈电路210的框图。除了延迟单元、多路复用器和存储单元之外，图8中所示的第二误差反馈电路210的实施例包括量化器320、常数系数乘法器322、324和326以及加法器328、330和332。参考图5，图8的量化器320、常数系数乘法器322、324和326以及加法器328、330和332形成静态逻辑电路110的一部分。量化器320的功能是输出其输入的量化版本，即具有较低分辨率。在图8的示例中，量化器320是五级量化器(即，具有五个不同输出级别)，其适合于带符号的算术。如果改为使用无符号算术，则四级量化器是量化器320的合适替代。可以例如基于仿真而选择常数系数乘法器322的系数K，以便获得所需的量化噪声整形。乘法器322的系数K和乘法器302(图7)的系数K不是相同的系数。因此，它们可以具有不同值，但是在一些实施例中可以具有相同值。
[0048] 图9是根据示例实施例的滤波器电路220的框图。除了延迟单元、多路复用器和存储单元之外，图8中所示的滤波器电路220的实施例包括常数系数乘法器340以及加法器342、344和346。参考图5，图9的常数系数乘法器340以及加法器342、344和346形成静态逻辑电路110的一部分。
[0049] 从图6至9中的示例可以看出，就多路复用器和存储单元而言，启用控制字序列的时移所需的额外
硬件开销相对低。同时，它能够使用任意数量的样本进行时移。在发明人考虑的一些应用中，设想了数千个样本级的时移。可以考虑的替代解决方案是在调制器电路的输出端处引入延迟单元链。这种链的长度将对应于所需时移的最大样本数。与该替代解决方案相比，容易看出，本公开中提出的实施例的硬件效率更好，尤其是对于大的期望时移。
[0050] 根据一些实施例，不同频率合成器20a-c的调制器电路80最初(即，在施加第一控制信号之前)是同步的，使得它们全部同时具有相同的内部状态。这可以通过许多不同方式实现。例如，在一些实施例中，调制器电路80被配置为响应于复位信号而将内部状态设置为默认状态。这可以例如通过将延迟单元设计为可复位延迟单元来实现，所述可复位延迟单元被配置为响应于复位信号而进入默认状态。这用图10中的实施例示出，其示出了除了输入端、输出端和时钟
端子之外还具有用于接收复位信号的端子的延迟单元。这种复位信号可以例如由控制电路40同时提供给所有频率合成器20a-c的调制器电路80。在其他实施例中，调制器电路80可以被设计成在启动时进入已知的良好定义的状态，使得所有频率合成器20a-c中的调制器电路80都以相同的状态启动。在其他实施例中，调制器电路80可以具有可编程状态。例如，调制器电路80可以具有诸如串行
接口的接口，通过该接口可以将调制器电路80的状态编程为任意状态。然后，控制电路40可以被配置为将所有频率合成器20a-c的调制器电路80编程为相同的状态，以便使它们同步。
[0051] 根据一些实施例，提供了一种控制上述通信装置(例如，无线电基站1)的方法。该方法可以例如由控制电路40执行。该方法包括向每个通信电路10a-c中的频率合成器电路20a-c的调制器电路80提供第一控制信号以及提供第二控制信号，第一控制信号与第二控制信号之间具有时间延迟，对于不同的通信电路10a-c具有不同时间延迟。该方法的实施例的流程图如图11所示。操作在步骤400开始。在步骤410i，将第一控制信号提供给通信电路
10i的频率合成器20i的调制器电路80，其中i＝a、b、c...。在步骤420i中，操作等待时间延迟。不同时间延迟用于不同i：s。在步骤430i中，将第二控制信号提供给通信电路10i的频率合成器20i的调制器电路80。该操作在步骤440结束。
[0052] 如上所述，在一些实施例中，第一控制信号在同一时刻被提供给每个调制电路，而第二控制信号在不同时刻被提供给不同的调制电路。
[0053] 还如上所述，在一些实施例中，第一控制信号在不同时刻被提供给不同的调制电路，而第二控制信号在同一时刻被提供给每个调制电路。
[0054] 上面描述了对于多个通信电路的不同通信电路10a-c，第一制信号和第二控制信号之间的延迟时间是不同的。应当注意，这并不排除可能存在延迟时间相同的通信电路组，例如，对组中的所有通信电路使用相同的第一和第二控制信号。例如，在一些实施例中，可以存在附加的多个(图中未示出)通信电路(即，除了多个通信电路10a-c之外)。附加的多个通信电路可以包括与通信电路10a形成这样的组的一个或多个通信电路。类似地，附加的多个通信电路可以包括与通信电路10b形成这样的组的一个或多个通信电路。此外，附加的多个通信电路可以包括与通信电路10c形成这样的组的一个或多个通信电路，等等。
[0055] 以上参考具体实施例呈现了本公开。然而，在本公开的范围内，除了上述之外的其他实施例也是可能的。可以在本公开的范围内提供通过硬件或
软件执行该方法的与上述那些方法步骤不同的方法步骤。实施例的不同特征和步骤可以以除了所描述的那些组合之外的其他组合来组合。
