技术领域
[0001] 本
发明涉及一种频率合成器，尤其涉及一种可降低抖动噪声并适于实现高精确度频率合成的频率合成器。
背景技术
[0002] 频率合成器是一种用来进行频率合成，以输出特定频率的装置。常见的频率合成器是采三
角积分调变(sigma-delta modulating)架构，并以模拟方式实现。
[0003] 请参考图1，图1为公知一三角积分调变架构的一频率合成器10的示意图。频率合成器10包括一
锁相回路102、一除频器104及一三角积分调变器106。其中，锁相回路102根据一参考
信号SREF与一回授信号SF，产生一
输出信号SO。三角积分调变器106用来控制除频器104的除频倍率。然而，三角积分调变架构的频率合成器10利用平均频率的概念来取得所需的信号频率，而且除频器104的精确度取决于输出信号So的长度，因此当除频器104的精确度不足时，将会导致
相位锁定速度过于缓慢，在此情况下，若欲达到可接受的效能，将会耗费极高的成本。
[0004] 另一方面，当三角积分调变器106在调变除频器104的除频倍率时，信号的变化通常非常剧烈，因此，大幅度的除频间距变化将造成非常可观的抖动噪声。举例来说，假设参考频率FR为参考信号SREF的频率，输出频率FO为输出信号SO的频率，若欲使所需的输出频率FO为5.3倍的参考频率FR(FO＝5.3FR)，则三角积分调变器106会分别控制除频器104进行5倍及6倍的除频程序，以取得平均频率为5.3倍参考频率FR的输出信号SO。在此情况下，信号变动幅度高达20％，因此，将会产生很大的抖动噪声，所以必须在锁相回路102中设置较大的电容来滤除抖动噪声。然而，大电容的设置除了反应速度较慢之外，更会占去芯片过多的面积，并耗费许多制造成本。
发明内容
[0005] 因此，本发明的主要目的在于提供一种频率合成器。
[0006] 本发明公开一种频率合成器，包括有一延迟单元，用来接收一参考信号，并根据一延迟参数，对该参考信号进行延迟处理，以产生一延迟参考信号；一锁相回路，用来根据该延迟参考信号与一回授除频信号，产生一输出信号；一控制单元，用来根据一目标倍率，产生该延迟参数与一除频参数；以及一除频器，用来根据该除频参数，对该输出信号进行除频处理，以产生该回授除频信号。
[0007] 本发明还提供一种频率合成器，包括有一锁相回路，用来接收一参考信号，并根据该参考信号与一回授延迟信号，产生一输出信号；一控制单元，用来根据一目标倍率，产生一延迟参数与一除频参数；一除频器，用来根据该除频参数，对该输出信号进行除频处理，以产生一除频信号；以及一延迟单元，用来根据该延迟参数，对该除频信号进行延迟处理，以产生该回授延迟信号。
[0008] 在此配合下列图示、
实施例的详细说明及
权利要求书，将上述及本发明的其它目的与优点详述于后。
附图说明
[0009] 图1为公知三角积分调变架构的一频率合成器的示意图。
[0010] 图2为本发明第一实施例的一频率合成器的示意图。
[0011] 图3为图2中的锁相回路的示意图。
[0012] 图4为图2中的控制单元运算相对应延迟参数与除频参数的示意图
[0013] 图5为本发明第二实施例的一频率合成器的示意图。
[0014] 图6至图9分别为本发明实施例的一频率合成器的另一示意图
[0015] 其中，附图标记说明如下：
[0016] 10、20、50、60、70、 频率合成器
[0017] 80、90
[0018] 102、204、502 锁相回路
[0019] 104、208、506 除频器
[0020] 106 三角积分调变器
[0021] 202、508 延迟单元
[0022] 206、504 控制单元
[0023] 302、510 相频侦测器
[0027] 602、802 延迟锁定回路
[0028] ACC 计数值
[0029] D 延迟参数
[0030] D_FRAC 延迟设定值
[0031] DC 除频延迟级数
[0032] DS 延迟级数
[0033] FB 回授端
[0034] M 目标倍率
[0035] N 除频参数
[0036] OUT 输出端
[0037] P 相位级数
[0038] REF 参考输入端
[0040] SDIV 除频信号
[0041] SF_DIV 回授除频信号
[0042] SF_D 回授延迟信号
[0043] SD_REF 延迟参考信号
[0044] SF 回授信号
[0045] SLF 滤波信号
[0046] SO 输出信号
[0047] SP 相位误差信号
[0048] SREF 参考信号
具体实施方式
[0049] 请参考图2，图2为本发明第一实施例的一频率合成器20的示意图。频率合成器20包括有一延迟单元202、一锁相回路204、一控制单元206及一除频器208。延迟单元202用来接收一参考信号SREF，并根据一延迟参数D，对参考信号SREF进行延迟处理，以产生一延迟参考信号SD_REF。其中，延迟参数D可为一延迟相角值。锁相回路204包括有一输入端REF，一回授端FB及一输出端OUT。如图2所示，输入端REF耦接于延迟单元202，回授端FB耦接于除频器208的一端，输出端OUT耦接于除频器208的另一端。锁相回路204用来根据延迟参考信号SD_REF与一回授除频信号SF_DIV，产生一输出信号SO。除频器208耦接于锁相回路204的回授端FB与输出端OUT，用来根据一除频参数N，对输出信号SO进行除频处理，以产生相对应的回授除频信号SF_DIV。除频参数N可为一除频倍率。控制单元206耦接于延迟单元202与除频器208，用来根据一目标倍率M，产生相对应的延迟参数D与除频参数N。目标倍率M可为一固定常数或随时间改变的变量，端视应用而决定。较佳地，目标倍率M为大于1的正实数，且目标倍率M可为一非整数。简单来说，若参考信号SREF与输出信号SO的频率分别为Frefclk与Fclko，则本发明通过频率合成器20的运作，可于锁相回路204的输出端OUT输出符合目标需求频率的输出信号SO，也就是说，频率合成器20最终所输出的输出信号SO的频率Fclko会等于目标倍率M与参考信号SREF的频率Frefclk的乘积和(Fclko＝M×Frefclk)。此外，若欲产生小于参考信号SREF的频率Frefclk的输出信号时，可通过增加额外的除频器在频率合成器20来实现。
[0050] 在本实施例中，具有回授架构的频率合成器20利用控制单元206在每次递归回授操作的过程中，根据目标倍率M，分别产生相对应的延迟参数D与除频参数N至延迟单元202与除频器208。因此，当锁相回路204根据延迟参考信号SD_REF与回授除频信号SF_DIV间的
相位差异产生相对应的输出信号SO后。输出信号SO会被传送至除频器208，除频器208可根据除频参数N，将输出信号SO进行一整数倍除频运算后，产生相对应的回授除频信号SF_DIV。举例来说，若除频参数N表示除频倍率为5，除频器208则执行除频倍率为5的除频运算，以产生回授除频信号SF_DIV至回授端FB。换言之，除频器208可由控制单元206的控制，进行所需的除频运算处理，并进一步将所处理完的回授除频信号SF_DIV提供至锁相回路
204。较佳地，除频器208为一可变除频器，亦即除频器208可进行不同除频倍率的除频运算，相对地，除频参数N为一时变整数。更明确的说，本发明可通过控制单元206依据目标倍率M，产生相对应的延迟参数D与除频参数N，使除频器208进行整数倍数的除频运算来完成目标倍率M的整数部分的倍率，并搭配延迟单元202以完成目标倍率M的小数部分的倍率。
[0051] 整体而言，本发明经由延迟单元202与除频器208的搭配运作，而能调整锁定出所需的信号频率，由于本发明的除频器208不需频繁地在变换不同除频倍数，所以能有效降低抖动噪声的产生。再者，本发明通过延迟单元202来调变出目标倍率M的小数部分的倍率，其在锁相回路204的输入端REF或回授端FB所形成的相角变异影响远小于公知技术通过调变除频器来实现需求频率时所产生的抖动噪声(频率合成过程中所带来的大幅度除频间距变化所造成)。也就是说，在递归锁定过程中，延迟单元202与除频器208搭配所产生的
相位噪声与相位错误非常地微小。因此，本发明具低抖动噪声的
电路特性及快速锁定的能
力，而能实现高精确度的非整数频率的合成目的。
[0052] 另一方面，本发明的频率合成器20可适用于各种锁相回路架构的频率合成器，举例来说，请参考图3，图3为图2中的锁相回路204的示意图。如图3所示，锁相回路204包括有一相频侦测器302、一
电荷泵304、一回路滤波器306及一压控振荡器308。相频侦测器302耦接于参考输入端REF与回授端FB，用来接收延迟参考信号SD_REF与回授除频信号SF_DIV，并据以产生一相位误差信号SP。电荷泵304耦接于相频侦测器302，用来根据相位误差信号SP，产生一控制电压信号SC。回路滤波器306耦接于电荷泵304，用来对控制电压信号SC进行滤波，以产生一滤波信号SLF。压控振荡器308耦接于回路滤波器306与输出端OUT用来根据滤波信号SIF，产生输出信号SO至输出端OUT。要注意的是，图3中的锁相回路204仅为本发明的一举例说明，本领域的技术人员当可据以做不同的
修改，而不限于此。
[0053] 进一步地，以一具固定目标倍率的频率合成器20为例说明本发明实施例的运作方式，假设目标倍率M为一固定值(M＝60.02)，亦即频率合成器20所输出的输出信号SO的频率Fclko为参考信号SREF的频率Frefclk的60.02倍(Fclko＝60.02×Frefclk)。请参考图4，图4为图2中的控制单元206运算出相对应的延迟参数D与除频参数N的示意图。假设延迟设定值D_FRAC的初始值为0。计数值ACC等于目标倍率M与延迟设定值D_FRAC的差值(ACC＝M-D_FRAC)。而且每一时间区间中所运算出的计数值ACC与下一整数值之间的差值，亦即计数值ACC的小数部分与1相减后的绝对值(亦即取|ACC-1|的小数部分)会等于其下一时间区间的延迟设定值D_FRAC。此外，每一时间区间中所运算出的计数值ACC的无条件进位数值 等于下一时间区间的除频参数N。延迟参数D会等于目前与上一时间区间的延迟设定值D_FRAC的差值。举例来说，在时间区间T0中，目标倍率M为60.02，延迟设定值D_FRAC为0，计数值ACC即为60.02(60.02-0＝60.02)，如此一来，时间区间T1的延迟设定值D_FRAC即为0.98(|60.02-1|的小数部分＝0.98)。此外，在时间区间T0中，由于计数值ACC为60.02，因此，时间区间T1的除频参数N即为 延迟参数D即为0.98(0.98-0＝0.98)。因此，当目标倍率固定为60.02时，除频参数N与延迟参数D随时间分别为：[61，(0.98-0)]、[60，(0.96-0.98)]、[60，(0.94-0.96)]、…….、[60，(0.02-0.04)]。换言之，当延迟单元202被置于锁相回路204的输入端REF时，会持续以
0.02倍的输出信号SO的周期长度Tclko(即0.02×Tclko)，将参考信号SREF提前输出至锁相回路204。当延迟设定值D_FRAC达到0而无法再提前时，将除频参数N向上加1，同时将延迟设定值D_FRAC重置为0.98×Tclko，如此一来，经由控制单元206将所运算出的延迟参数D与除频参数N，提供延迟单元202与除频器208，使其据以运作即能调整锁定出所需的信号频率。由图4可知，本发明是通过调变延迟单元202的延迟操作来达到非整数的频率合成，在递归锁定过程中，所产生的相位噪声与相位错误非常小，因此，利用本发明的架构将不需在图3的回路滤波器306中额外增加电容来抑制抖动噪声。
[0054] 请参考图5，图5为本发明第二实施例的一频率合成器50的示意图。频率合成器50包括有一锁相回路502、一控制单元504、一除频器506及延迟单元508。锁相回路502包括有一相频侦测器510、一电荷泵512、一回路滤波器514及一压控振荡器516。要注意的是，图2的频率合成器20与图5的频率合成器50中具有相同名称的组件具有类似的运作方式与功能，因此为求
说明书内容简洁起见，详细说明便在此省略，该些组件的连结关系如图5所示，在此不再赘述。与图2的频率合成器20不同的是，频率合成器50的延迟单元
508耦接于锁相回路502的一回授端FB与除频器506之间。如图5所示，锁相回路502包括有一参考输入端REF，一回授端FB及一输出端OUT。锁相回路502用来根据一参考信号SREF与一回授延迟信号SF_D，产生一输出信号SO。控制单元504用来根据一目标倍率M，产生一延迟参数D与一除频参数N。目标倍率M可为一固定常数或随时间改变的变量，端视应用而决定。较佳地，目标倍率M为大于1的正实数，且目标倍率M可为一非整数。除频器506用来根据除频参数N，对输出信号SO进行除频处理，以产生相对应的除频信号SDIV。除频参数N可为一除频倍率。延迟单元508用来根据延迟参数D，对除频信号SDIV进行延迟处理，以产生回授延迟信号SF_D。其中延迟参数D可为一延迟相角值。同样地，若参考信号SREF与输出信号SO的频率分别为refclk与clko，本发明通过频率合成器50的运作，可在锁相回路502的输出端OUT输出符合目标需求频率的输出信号SO，也就是说，频率合成器50最终所输出的输出信号SO的频率clko会等于目标倍率M与参考信号SREF的频率refclk的乘积和(clko＝M×refclk)。
[0055] 另一方面，要注意的是，本发明的频率合成器50也适用于各种具锁相回路架构的频率合成器，而图5中的锁相回路502仅为本发明的一举例说明，本领域的技术人员当可据以做不同的修改，而不限于此。
[0056] 进一步地，以一具固定目标倍率的频率合成器50为例说明本发明实施例的运作方式，假设目标倍率M为一固定值(M＝60.02)，亦即频率合成器50所输出的输出信号SO的频率Fclko是为参考信号SREF的频率Frefclk的60.02倍(Fclko＝60.02×Frefclk)。假设延迟设定值D_FRAC的初始值为0。计数值ACC等于目标倍率M与延迟设定值D_FRAC的和值(ACC＝M+D_FRAC)。而且每一时间区间中所运算出的计数值ACC的小数部分会等于其下一时间区间的延迟设定值D_FRAC。此外，每一时间区间中所运算出的计数值ACC的无条件进位数值 等于下一时间区间的除频参数N。延迟参数D等于目前与上一时间区间的延迟设定值D_FRAC的差值。当目标倍率固定为60.02时，除频参数N与延迟参数D随时间分别为：[60，(0.02-0)]、…….、[60，(0.98-0.96)]、[61，(0-0.98)]。换言之，当延迟单元508被置于锁相回路502的回授端FB时，会持续以0.02倍的输出信号SO的周期长度Tclko(即0.02×Tclko)，将除频信号SDIV延后输出至锁相回路502(即输出回授延迟信号SF_D至锁相回路502)。当延迟设定值D_FRAC达到1，也就是超过1倍的输出信号SO的周期长度Tclko的延后状态时，将除频参数N向上加1，同时将延迟设定值D_FRAC重置为0×Tclko。因此，经由控制单元504将所运算出的延迟参数D与除频参数N，提供延迟单元508与除频器506据以运作，而能调整锁定出所需的信号频率。
[0057] 进一步地，关于延迟单元202根据延迟参数D，对参考信号SREF进行延迟处理的操作，也可有其它种种不同的电路结构都可用来实现延迟单元202。举例来说，请参考图6与图7。图6与图7分别为本发明实施例的一频率合成器60、70的示意图。图3与图6、图3与图7中具有相同名称的组件具有类似的运作方式与功能，因此为求说明书内容简洁起见，详细说明便在此省略，该些组件的连结关系如图6与图7所示，在此不再赘述。在图6中，与图3不同的是，频率合成器60还包括一延迟锁定回路(delay lock loop)602。延迟锁定回路602耦接于锁相回路204的输出端OUT与控制单元206，用来根据输出信号SO，产生一延迟级数DS，其中延迟锁定回路602内的延迟组件与频率合成器60中的延迟单元202具有相同的延迟特性，或具有相依(倍数关系)的延迟特性，因此延迟级数DS相当于延迟锁定回路60实现与输出信号SO相同信号长度所需的延迟线级数。当控制单元206产生相对应的延迟参数D以后，会再依据延迟级数DS与延迟参数D，计算出除频延迟级数DC，以提供至延迟单元202。延迟单元202便可以依据除频延迟级数DC，来进行相对应的延迟处理。例如，若延迟锁定回路602计算出延迟级数DS为10级，也就是说，输出信号SO的信号长度相当于10个延迟锁定回路602的延迟线级数。则当控制单元所产生的延迟参数D为
0.02Tclko时，则除频延迟级数DC相当于0.2级(0.02×10)，在此情况下，延迟单元202可依据除频延迟级数DC来进行0.2级的延迟处理，即可调整锁定出所需的信号频率。
[0058] 在图7中，与图3不同的是，频率合成器70中的压控振荡器308耦接至延迟单元202，其中压控振荡器308为多相位输出的压控振荡器，例如压控振荡器308为一50级(P＝50)的单端压控振荡器。因此，压控振荡器308会传送一相位级数P至延迟单元202，在此情况下，延迟单元202可根据延迟参数D及压控振荡器308的相位级数P，来对重新取样参考信号SREF，以调整锁定出所需的信号频率。
[0059] 要注意的是，图6与图7的频率合成器60、70分别为图3的频率合成器20的一变化实施例，同理，也适用于频率合成器50，举例来说，如图8与图9所示的频率合成器80、90分别为图5的频率合成器50的一变化实施例，为求说明书内容简洁起见，在此不再赘述。
[0060] 综上所述，本发明的除频器不需频繁地在变换不同除频倍数，所以能有效降低抖动噪声的产生。再者，本发明的延迟单元，在递归锁定过程中，所产生的相位噪声与相位错误非常地微小。因此，本发明的除频器具有低抖动噪声的电路特性及快速锁定的能力，而能实现高精确度的非整数频率的合成目的，而非常适用于展频应用中。
[0061] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
