技术领域
[0001] 本
发明涉及
有源矩阵发光平板显示器的行栅极扫描领域，具体涉及一种栅极驱动单元及行栅极扫描驱动器及其驱动方法。
背景技术
[0002] 传统的
显示面板行栅极驱动
电路需要专
门的驱动芯片，通过工艺将芯片压接在玻璃
基板上驱动
像素电路。近年来，随着技术的发展，利用
薄膜晶体管在显示面板中直接集成行栅极驱动电路来代替驱动芯片的行集成技术已成为当前研究的热门。行集成技术中使栅极驱动电路与像素电路集成在同一阵列，可以通过布局布线避免
信号走线长度差异引起的时序混乱，提高信号
质量；还可以减少基
板面积，减少工艺步骤以降低成本。此外，对于中小尺寸显示屏，行集成技术能够极大缩短边框距离，实现窄边框以符合人们审美需求。杭集成技术还能够很好的解决传统芯片不能应用于柔性显示的难题。
[0003] 新型的
氧化物
薄膜晶体管器件因其优良的性能、简单的制造工艺成为了近年来热门研究对象，但氧化物薄膜晶体管是N型器件，具有负
阈值电压的特性，若使用针对正阈值电压特性晶体管开发的行扫描电路，则会因氧化物薄膜晶体管不能彻底关闭而导致电路功耗剧增甚至无法正常工作。为了彻底关断氧化物薄膜晶体管，大多数新型的行扫描驱动电路内部会用到两个甚至两个以上的负电源，然而多负电源会让电路结构变得复杂，内部连线增加，电路面积增大，同时对各电源的要求也更为严苛。此外，大多数行扫描器都是利用了交流
时钟信号去提供输出
电流，而输出晶体管的寄生电容不仅会消耗可观的功耗，而且还会因为充放电而降低电路
开关速度。
发明内容
[0004] 为了克服
现有技术存在的缺点与不足，本发明首要目的是提供一种栅极驱动单元及行栅极扫描驱动器。
[0005] 本发明的另一个目的是提供一种栅极驱动单元的驱动方法及行栅极扫描驱动器的驱动方法。
[0006] 本发明采用如下技术方案：
[0007] 一种栅极驱动单元，由信号采集模
块、升压模块、
反相器模块、
负压模块、内部输出模块及扫描输出模块构成，所述栅极驱动单元的
控制信号包括第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR、第一电源口VDD、第二电源口VSS、信号采集口Cin、第一输出口COUT及第二输出口GOUT；
[0008] 所述信号采集模块由第一及第二晶体管构成，第一晶体管M1漏极与信号采集口Cin相连，其源极与第二晶体管M2的漏极相连，其栅极分别与第二晶体管M2的栅极及第一时钟输入口IN_EN相连；
[0009] 所述升压模块由第六晶体管M6及第一存储电容C1构成，第六晶体管M6的栅极与第一存储电容C1的另一端及第二晶体管M2的源极相连，作为信号存储
节点Q，第六晶体管M6的漏极与第二时钟输入口OUT_EN相连，第六晶体管M6的源极与第一存储电容C1的一端连接；
[0010] 所述反相器模块由第三晶体管M3及第九晶体管M9构成，第三晶体管M3漏极与第一电源口VDD相连，第三晶体管M3的栅极与第三时钟输入口CLR相连，第三晶体管M3的源极与第九晶体管M9的栅极相连，作为反相器模块的
输出节点QB；第九晶体管M9的漏极与信号存储节点Q相连，第九晶体管M9的源极与第二电源口VSS相连。
[0011] 负压模块由第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8及第二存储电容C2构成；所述第四晶体管M4的漏极及第二存储电容C2的一端均与反相器输出节点QB连接，所述第四晶体管M4的源极与第五晶体管M5的漏极相连，所述第四晶体管M4的栅极与第五晶体管M5的栅极、第七晶体管M7的栅极均与信号采集口Cin相连；第五晶体管M5的源极与第二电源口VSS相连；第七晶体管M7的漏极与第一电源口VDD相连，第七晶体管M7的源极分别与第八晶体管M8的漏极及第二存储电容C2的另一端相连；第八晶体管M8的栅极与第二时钟输入口OUT_EN相连，第八晶体管M8的源极与第二电源口VSS相连
[0012] 内部输出模块由第十晶体管M10及第十一晶体管M11构成，所述第十晶体管M10的漏极与第一电源口VDD相连，所述第十晶体管M10的栅极与信号存储节点Q相连，第十晶体管M10的源极与第十一晶体管M11的漏极均与第一输出口COUT相连；第十一晶体管M11的栅极与反相器输出节点QB相连，第十一晶体管M11的源极与第二电源口VSS相连[0013] 扫描输出模块由第十二晶体管M12及第十三晶体管M13构成，所述第十二晶体管M12的漏极与第一电源口VDD相连，第十二晶体管M12的栅极与信号存储节点Q相连，第十二晶体管M12的源极与第十三晶体管M13的漏极均与第二输出口GOUT相连；第十三晶体管M13的栅极与输出节点QB相连，第十三晶体管M13的源极与第二电源口VDD相连。
[0014] 栅极驱动单元的晶体管均为N型薄膜晶体管。
[0015] 一种行栅极扫描驱动器，包括电源与时序控
制模块及行栅极驱动阵列，其中电源与时序
控制模块的
输出信号为高电压VD、
低电压VS、第一时钟CK1、第二时钟CK2、第三时钟CK3、触发时钟VI；
[0016] 所述行栅极驱动阵列由N级
串联的行栅极驱动组构成，每个行栅极驱动组由第一栅极驱动单元、第二栅极驱动单元及第三栅极驱动单元构成，所述第一、第二及第三栅极驱动单元的控制信号均包括第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR、第一电源口VDD、第二电源口VSS、信号采集口Cin、第一输出口COUT及第二输出口GOUT。
[0017] 行栅极驱动阵列中，第一级行栅极驱动组中的第一栅极驱动单元的信号采集口Cin与电源与时序控制模块的触发时钟VI相连接；
[0018] 第K级行栅极驱动组中第一栅极驱动单元的信号采集口Cin与第K-1级行栅极驱动组中第三栅极驱动单元的第一输出口COUT相连，第二栅极驱动单元的信号采集口Cin与第一栅极驱动单元的第一输出口COUT相连，第三栅极驱动单元的信号采集口Cin与第二栅极驱动单元的第一输出口COUT相连；
[0019] 每一级行栅极驱动组的第一栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR分别与电源与时序控制模块的第一时钟CK1、第二时钟CK2、第三时钟CK3相连；
[0020] 第二栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口OUT_EN及第三时钟输入口CLR分别与电源与时序控制模块的第二时钟CK2、第三时钟CK3、第一时钟CK1相连；
[0021] 第三栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口OUT_EN及第三时钟输入口CLR分别与电源与时序控制模块的第三时钟CK3、第一时钟CK1、第二时钟CK2相连。
[0022] 所述第一到第三时钟信号的高电平与高电压VD相等，所诉第一道第三时钟信号的低电平与低电压VS相等。
[0023] 一种栅极驱动单元的驱动方法，第一时钟输入口IN_EN、第二时钟输入口OUT_EN以及第三时钟输入口CLR所输入的时钟脉冲宽度相同，占空比为33.3％，且电平脉冲从第一时钟输入口IN_EN依次向第二时钟输入口OUT_EN、第三时钟输入口CLR移位流动的流
水线时序；
[0024] 驱动方法具体包括信号采集存储阶段、信号输出阶段及重置阶段；
[0025] 信号采集存储阶段：第一时钟口IN_EN输入高电压，将第一晶体管M1、第二晶体管M2打开，信号采集口Cin输入
高电平信号，并输入到采集信号存储点Q、第六晶体管M6的栅极及第一存储电容C1中，第十晶体管M10、第十二晶体管M12被打开，同时输入高电平信号将第四晶体管M4、第五晶体管M5打开，反向输出节点QB被拉低至低电压状态，第九晶体管M9、第十一晶体管M11及第十三晶体管M13被关断，第一输出口COUT、第二输出口GOUT输出正电压，但低于输入高电平VD。此外，第七晶体管M7也被打开，电流从第一电源口VDD流入，通过第七晶体管M7、第二存储电容C2、第四晶体管M4、第五晶体管M5后经第二电源口VSS流出形成回路，第二存储电容C2被充电，此时节点N为高电平，输出节点QB为低电平；第二时钟口OUT_EN及第三时钟口CLR均输入低电压。随后，第一时钟信号IN_EN变为低电压，将第一晶体管M1、第二晶体管M2关断，信号采集口Cin输入低电压关断第四晶体管M4和、第五晶体管M5和第七晶体管M7，信号采集完成，此阶段持续1/3时钟周期时间；
[0026] 信号输出阶段：第二时钟口OUT_EN输入高电压，由于第一电容C1的自举作用，信号存储节点Q的电平跳变至约为两倍VD的高电平，第十晶体管M10及第十二晶体管M12被充分打开，第一输出口COUT、第二输出口GOUT输出电平约为VD的驱动信号；同时，第八晶体管M8被打开，此时节点N的电位和第九晶体管M9、第十一晶体管M11和第十三晶体管M13源极电位为低电平VS；同时第三时钟输入口CLR及信号采集口Cin输入低电平信号，第三至第五晶体管关闭，反向输出点QB相对于任一电源口均处于浮动状态，而由于第二存储电容C2存储效应，第九晶体管M9、第十一晶体管M11及第十三晶体管M13的栅-源极电压差为负，上述晶体管被彻底关闭，避免干扰输出信号，此阶段持续1/3时钟周期时间；
[0027] 重置阶段：第三时钟口CLR输入高电平信号，第三晶体管M3被打开，反向输出节点QB变为高电平，第九晶体管M9、第十一晶体管M11及第十三晶体管M13被打开，采集信号存储点Q变为低电平，第十晶体管M10、第十二晶体管M12被关断，第一输出口COUT及第二输出口GOUT均输出低电压，电路重置完毕，此阶段持续1/3时钟周期时间。
[0028] 一种行栅极扫描驱动器的驱动方法，第一时钟CK1、第二时钟CK2、第三时钟CK3的脉冲宽度和周期相同，占空比为33.3％，且为电平脉冲从第一时钟CK1，依次向第二时钟CK2、第三时钟CK3循环移位的流水线时序；
[0029] 当触发时钟VI产生与第一时钟CK1相同的电平脉冲时，行栅极扫描驱动器进入初始化阶段，1/3时钟周期T后，第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，当最后一级栅极驱动单元产生栅极驱动信号的同时，触发时钟VI也产生与该栅极驱动信号相同的电平脉冲，行栅极扫描驱动器进入重复阶段，1/3时钟周期T后，第一级栅极驱动单元第二次产生栅极驱动信号，行栅极扫描驱动过程结束。
[0030] 本发明的有益效果：
[0031] (1)所发明的行驱动器电路通过通过内置的负压模块，不仅能够降低的多电源行驱动器的电路布局难度、节约电路面积，还能降低时钟电压摆幅、提高电路效率。
[0032] (2)利用直流控制扫描输出模块，避免传统交流控制方式因输出晶体管寄生电容而引起的动态功耗，同时，充分利用了电路内部
电容耦合自举后产生的高电压来驱动大尺寸TFT，减少延时效应，有利于高频显示。
[0033] (3)利用内部新型反相器模块，避免出现从高电压流向低电压的直流回路，大大降低了驱动器的功耗。
[0034] (4)驱动方法利用33.3％占空比时序控制信号采集模块、升压模块、反相器模块、负压模块及内部输出模块，能够避免内部出现竞争冒险情况，增加电路的
稳定性和可靠性，有利于实现高频显示。
附图说明
[0035] 图1是本发明
实施例中的栅极驱动单元的电路原理图；
[0036] 图2是本发明实施例中的行栅极扫描驱动器的结构示意图；
[0037] 图3是本发明实施列中的行栅极驱动组中驱动单元连接示意图；
[0038] 图4是本发明实施例中图1栅极驱动单元的驱动时序
波形图；
[0039] 图5是本发明实施例中图2行栅极扫描驱动器驱动时序波形图。
具体实施方式
[0040] 下面结合实施例及附图，对本发明作进一步地详细说明，但本发明的实施方式不限于此。
[0041] 实施例
[0042] 如图1所示，一种栅极驱动单元，由信号采集模块11、升压模块12、反相器模块13、负压模块14、内部输出模块15及扫描输出模块16构成，所述栅极驱动单元的控制信号包括第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR、第一电源口VDD、第二电源口VSS、信号采集口Cin、第一输出口COUT及第二输出口GOUT；
[0043] 所述信号采集模块11由第一及第二晶体管构成，第一晶体管M1漏极与信号采集口Cin相连，其源极与第二晶体管M2的漏极相连，其栅极分别与第二晶体管M2的栅极及第一时钟输入口IN_EN相连；
[0044] 所述升压模块12由第六晶体管M6及第一存储电容C1构成，第六晶体管M6的栅极与第一存储电容C1的另一端及第二晶体管M2的源极相连，作为信号存储节点Q，第六晶体管M6的漏极与第二时钟输入口OUT_EN相连，第六晶体管M6的源极与第一存储电容C1的一端连接；
[0045] 所述反相器模块13由第三晶体管M3及第九晶体管M9构成，第三晶体管M3漏极与第一电源口VDD相连，第三晶体管M3的栅极与第三时钟输入口CLR相连，第三晶体管M3的源极与第九晶体管M9的栅极相连，作为反相器模块的输出节点QB；第九晶体管M9漏极与信号存储节点Q相连，第九晶体管M9的源极与第二电源口VSS相连。
[0046] 负压模块14由第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8及第二存储电容C2构成；所述第四晶体管M4的漏极及第二存储电容C2的一端均与反相器输出节点QB连接，所述第四晶体管M4的源极与第五晶体管M5的漏极相连，所述第四晶体管M4的栅极与第五晶体管M5栅极、第七晶体管M7栅极均与信号采集口Cin相连；第五晶体管M5的源极与第二电源口VSS相连；第七晶体管M7的漏极与第一电源口VDD相连，第七晶体管M7的源极分别与第八晶体管M8的漏极及第二存储电容C2的另一端相连；第八晶体管M8的栅极与第二时钟输入口OUT_EN相连，第八晶体管M8的源极与第二电源口VSS相连
[0047] 内部输出模块15由第十晶体管M10及第十一晶体管M11构成，所述第十晶体管M10的漏极与第一电源口VDD相连，所述第十晶体管M10的栅极与采集信号存储节点Q相连，第十晶体管M10的源极与第十一晶体管M11的漏极均与第一输出口COUT相连；第十一晶体管M11的栅极与反相器输出节点QB相连，第十一晶体管M11的源极与第二电源口VSS相连[0048] 扫描输出模块16由第十二晶体管M12及第十三晶体管M13构成，所述第十二晶体管M12的漏极与第一电源口VDD相连，第十二晶体管M12的栅极与采集信号存储节点Q相连，第十二晶体管M12的源极与第十三晶体管M13的漏极均与第二输出口GOUT相连；第十三晶体管M13的栅极与反相器输出节点QB相连，第十三晶体管M13的源极与第二电源口VDD相连。
[0049] 栅极驱动单元的所有晶体管均为N型薄膜晶体管。
[0050] 如图2所示，一种行栅极扫描驱动器，包括电源与时序控制模块20及行栅极驱动阵列30，其中电源与时序控制模块20的输出信号为高电压VD、低电压VS、第一时钟CK1、第二时钟CK2、第三时钟CK3、触发时钟VI；
[0051] 所述行栅极驱动阵列30由N级串联的行栅极驱动组构成，每个行栅极驱动组由第一栅极驱动单元31、第二栅极驱动单元32及第三栅极驱动单元33构成，所述第一、第二及第三栅极驱动单元的控制信号均包括第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR、第一电源口VDD、第二电源口VSS、信号采集口Cin、第一输出口COUT及第二输出口GOUT。
[0052] 所述第一、第二及第三栅极驱动单元均为图1所示的结构。
[0053] 图3为所有行栅极驱动组内部连接图，其具体连接方式为：
[0054] 第一级行栅极驱动组中的第一栅极驱动单元的信号采集口Cin与电源与时序控制模块的触发时钟VI相连接；
[0055] 第K级行栅极驱动组中第一栅极驱动单元的信号采集口Cin与第K-1级行栅极驱动组中第三栅极驱动单元的第一输出口COUT相连，所述K为大于等于2的整数；
[0056] 第二栅极驱动单元的信号采集口Cin与第一栅极驱动单元的第一输出口COUT相连，第三栅极驱动单元的信号采集口Cin与第二栅极驱动单元的第一输出口COUT相连；
[0057] 每一级行栅极驱动组的第一栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR分别与电源与时序控制模块的第一时钟CK1、第二时钟CK2、第三时钟CK3相连；
[0058] 第二栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口OUT_EN及第三时钟输入口CLR分别与电源与时序控制模块的第二时钟CK2、第三时钟CK3、第一时钟CK1相连；
[0059] 第三栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口OUT_EN及第三时钟输入口CLR分别与电源与时序控制模块的第三时钟CK3、第一时钟CK1、第二时钟CK2相连。`[0060] 第一栅极驱动单元的第二输出口GOUT为引线GOUT1；第二栅极驱动单元的第二输出口GOUT为引线GOUT2；第三栅极驱动单元的第二输出口GOUT为引线GOUT3。
[0061] 所述第一至第三时钟信号的高电平与高电压VD相等，所述第一至第三时钟信号的低电平与低电压VS相等。
[0062] 如图4所示，一种栅极驱动单元的驱动方法，第一时钟输入口IN_EN、第二时钟输入口OUT_EN以及第三时钟输入口CLR所输入的时钟脉冲宽度相同，占空比为33.3％，且电平脉冲从第一时钟输入口IN_EN依次向第二时钟输入口OUT_EN、第三时钟输入口CLR移位流动的流水线时序。
[0063] 包括信号采集存储阶段、信号输出阶段及重置阶段；
[0064] 信号采集存储阶段：第一时钟口IN_EN输入高电压，将第一晶体管M1、第二晶体管M2打开，信号采集口Cin输入高电平信号，并输入到采集信号存储点Q、第六晶体管M6的栅极及第一存储电容C1中，第十晶体管M10、第十二晶体管M12被打开，同时输入高电平信号将第四晶体管M4、第五晶体管M5打开，反向输出节点QB被拉低至低电压状态，第九晶体管M9、第十一晶体管M11及第十三晶体管M13被关断，第一输出口COUT、第二输出口GOUT输出正电压，但低于输入高电平VD。此外，第七晶体管M7也被打开，电流从第一电源口VDD流入，通过第七晶体管M7、第二存储电容C2、第四晶体管M4、第五晶体管M5后经第二电源口VSS流出形成回路，第二存储电容C2被充电，此时节点N为高电平，输出节点QB为低电平；第二时钟口OUT_EN及第三时钟口CLR均输入低电压。随后，第一时钟信号IN_EN变为低电压，将第一晶体管M1、第二晶体管M2关断，信号采集口Cin输入低电压关断第四晶体管M4和、第五晶体管M5和第七晶体管M7，信号采集完成。此阶段持续1/3时钟周期时间；
[0065] 信号输出阶段：第二时钟口OUT_EN输入高电压，由于第一电容C1的自举作用，信号存储节点Q的电平跳变至约为两倍VD的高电平，第十晶体管M10及第十二晶体管M12被充分打开，第一输出口COUT、第二输出口GOUT输出电平约为VD的驱动信号；同时，第八晶体管M8被打开，此时节点N的电位和第九晶体管M9、第十一晶体管M11和第十三晶体管M13源极电位为低电平VS；同时第三时钟输入口CLR及信号采集口Cin输入低电平信号，第三至第五晶体管关闭，反向输出点QB相对于任一电源口均处于浮动状态，而由于第二存储电容C2存储效应，第九晶体管M9、第十一晶体管M11及第十三晶体管M13的栅-源极电压差为负，上述晶体管被彻底关闭，避免干扰输出信号。此阶段持续1/3时钟周期时间；
[0066] 重置阶段：第三时钟口CLR输入高电平信号，第三晶体管M3被打开，反向输出节点QB变为高电平，第九晶体管M9、第十一晶体管M11及第十三晶体管M13被打开，采集信号存储点Q变为低电平，第十晶体管M10、第十二晶体管M12被关断，第一输出口COUT及第二输出口GOUT均输出低电压，电路重置完毕。此阶段持续1/3时钟周期时间。
[0067] 如图5所述，一种行栅极扫描驱动器的驱动方法，其特征在于，第一时钟CK1、第二时钟CK2、第三时钟CK3的脉冲宽度和周期相同，占空比为33.3％，且为电平脉冲从第一时钟CK1，向第二时钟CK2、第三时钟CK3循环移位的流水线时序；
[0068] 当触发时钟VI产生与第一时钟CK1相同的电平脉冲时，行栅极扫描驱动器进入初始化阶段，1/3时钟周期T后，第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号。特别的，当最后一级栅极驱动单元产生栅极驱动信号的同时，触发时钟VI也产生与该栅极驱动信号相同的电平脉冲，行栅极扫描驱动器进入重复阶段，1/3时钟周期T后，第一级栅极驱动单元第二次产生栅极驱动信号，此时，一个完整的行栅极扫描驱动过程结束。
[0069] 通过负压模块，栅极驱动单元仅需要单负电源便能正常工作，简化电路结构、缩小电路面积的同时，还能降低时钟跳变摆幅、降低电路功耗，此外输出模块采用直流驱动方式，能够降低动态功耗，提高响应速度。多级栅极驱动单元串联后并与对应的电源及时序控制模块相连接便构成了行栅极扫描驱动器，驱动器仅需3个驱动时钟便能实现栅驱动信号的移位输出，且所有时钟均为占空比33.3％的流水线式驱动时序，时序简单独立，避免出现竞争冒险、提升电路稳定性。同时，对行栅极充电和放电过程都充分利用了电路内部自举后的高电压驱动大尺寸TFT，提高反应速度，有利于高频显示。
[0070] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
