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非制冷红外检测器及用于制造非制冷红外检测器的方法

阅读：506发布：2021-04-01

专利汇可以提供非制冷红外检测器及用于制造非制冷红外检测器的方法专利检索，专利查询，专利分析的服务。并且本发明讨论了利用由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制成非制冷红外检测器的多种方法，各SOI-CMOS晶片均可包括：基体层；绝缘层，其具有像素区和围绕像素区的壁区；像素结构，其形成在绝缘层的像素区上；壁结构，其邻近像素结构形成，并位于绝缘层的壁区上；介电层，其覆盖像素结构和壁结构；像素掩膜，其形成在介电层内部，并在干式蚀刻工艺过程中保护像素结构；以及壁掩膜，其形成在介电层内部，并在干式蚀刻工艺过程中保护壁结构，由此在干式蚀刻工艺之后，释放在壁结构和像素结构之间限定的空间。，下面是非制冷红外检测器及用于制造非制冷红外检测器的方法专利的具体信息内容。

权利要求

1.一种用于制造非制冷微测辐射热计的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片，所述SOI-CMOS晶片包括：
基体层；
绝缘层，所述绝缘层形成在所述基体层上，所述绝缘层具有像素区和围绕所述像素区的壁区；
像素结构，所述像素结构形成在所述绝缘层的像素区上；
壁结构，所述壁结构邻近所述像素结构形成，并位于所述绝缘层的壁区上；
介电层，所述介电层覆盖所述像素结构和所述壁结构；
像素掩膜，所述像素掩膜形成在所述介电层内部，并用于在干式蚀刻工艺过程中保护所述像素结构；以及
壁掩膜，所述壁掩膜形成在所述介电层内部，并用于在干式蚀刻工艺过程中保护所述壁结构，由此在所述干式蚀刻工艺之后，释放在所述壁结构和所述像素结构之间限定的空间。
2.如权利要求1所述的SOI-CMOS晶片，其中：
所述像素掩膜包括具有方形形状的第一金属层；以及
所述壁掩膜包括具有方形框架的第二金属层，所述方形框架围绕但不接触所述第一金属层。
3.如权利要求2所述的SOI-CMOS晶片，其中，所述第一金属层比所述第二金属层更接近所述基体层。
4.如权利要求1所述的SOI-CMOS晶片，其中，所述介电层包括：
伞膜层，所述伞膜层形成在所述像素结构和所述像素掩膜之间，使得在所述干式蚀刻工艺过程中，所述伞膜层受所述像素掩膜保护。
5.如权利要求4所述的SOI-CMOS晶片，其中，所述伞膜层延伸以覆盖所述壁结构的部分。
6.如权利要求4所述的SOI-CMOS晶片，还包括：
牺牲层，所述牺牲层形成在所述伞膜层之下并邻近所述像素结构，所述牺牲层在所述干式蚀刻工艺之前支撑所述伞膜层，并在所述干式蚀刻工艺过程中保护所述伞膜结构。
7.如权利要求1所述的SOI-CMOS晶片，其中，所述像素结构包括：
多个二极管，所述多个二极管形成在所述绝缘层的像素区上；
像素内金属层，所述像素内金属层形成在所述多个二极管之上，并串联连接所述多个二极管；以及
吸热层，所述吸热层形成在所述绝缘层的像素区上，并与所述绝缘层协作以大体包封所述多个二极管和所述像素内金属层。
8.如权利要求1所述的SOI-CMOS晶片，其中，所述介电层填充在所述像素结构和所述壁结构之间限定的空间。
9.如权利要求1所述的SOI-CMOS晶片，还包括：
支撑臂结构，所述支撑臂结构形成在所述绝缘层上，并连接所述像素结构和所述壁结构；以及
支撑臂掩膜，所述支撑臂掩膜形成在所述介电层内部，并在所述干式蚀刻工艺过程中保护所述支撑臂结构。
10.如权利要求1所述的SOI-CMOS晶片，其中，所述支撑臂掩膜比所述像素掩膜更接近所述基体层。
11.一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片所制造成的红外检测器，所述红外检测器包括：
多个壁，所述多个壁形成限定第一开口和与所述第一开口相对的第二开口的通阱；
红外传感器，所述红外传感器配置成检测穿过所述通阱的所述第一开口或所述第二开口之一的红外波；以及
支撑臂，所述支撑臂将所述传感器连接到所述多个壁中的至少一个，以将所述红外传感器悬挂在所述通阱内部并邻近所述第一开口。
12.如权利要求11所述的红外检测器，其中，所述通阱具有方形框架形的横截面，所述方形框架形的横截面围绕但不接触所述红外传感器。
13.如权利要求11所述的红外检测器，还包括：
多个条状部，各个条状部均从所述多个壁之一延伸并超出所述通阱的第二开口。
14.如权利要求11所述的红外检测器，其中，所述红外检测器包括：
绝缘层；
多个二极管，所述多个二极管各自均具有与所述绝缘层大体垂直的p-n结；
像素内金属层，所述像素内金属层定位在所述多个二极管之上，并串联连接所述多个二极管以形成二极管链；以及
吸热层，所述吸热层与所述绝缘层协作以大体包封所述二极管链。
15.如权利要求11所述的红外检测器，其中，所述支撑臂包括：
多晶硅电线，所述多晶硅电线电连接到所述红外传感器；以及
热阻层，所述热阻层包封所述多晶硅电线并物理支撑所述悬挂的红外传感器。
16.如权利要求11所述的红外检测器，其中：
所述多个壁中的至少一个包括读取电线；以及
所述支撑臂包括将所述读取电线电连接到所述红外检测传感器的多晶硅电线。
17.如权利要求11所述的红外检测器，还包括：
伞膜层，所述伞膜层形成在所述红外传感器上，并延伸超出所述红外传感器的横截面以大体覆盖所述第一开口而不接触所述通阱。
18.如权利要求11所述的红外检测器，还包括：
伞膜层，所述伞膜层形成在所述红外传感器上，并延伸超出所述红外传感器的横截面和所述第一开口以覆盖所述多个壁的部分。
19.一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制造非制冷红外检测器的方法，所述SOI-CMOS晶片具有：基体层；绝缘层，所述绝缘层形成在所述基体层上，并具有像素区和围绕所述像素区的壁区；像素结构，所述像素结构形成在所述绝缘层的像素区上；壁结构，所述壁结构邻近所述像素结构形成，并位于所述绝缘层的壁区上；介电层，所述介电层覆盖所述像素结构和所述壁结构；像素掩膜，所述像素掩膜形成在所述介电层内部，并覆盖所述像素结构；以及壁掩膜，所述壁掩膜形成在所述介电层内部，并覆盖所述壁结构，所述方法包括如下步骤：
穿透所述基体层的部分执行第一垂直蚀刻，以限定由所述绝缘层的像素区终止的背侧像素空间；
穿透所述介电层的未被所述像素掩膜和所述壁掩膜覆盖的部分以及穿透所述绝缘层的未被所述像素掩膜和所述壁掩膜覆盖的部分执行第二垂直蚀刻，以限定用于将所述像素结构和所述壁结构隔离的前像素空间；以及
移除所述像素掩膜和所述壁掩膜。
20.如权利要求19所述的方法，其中，所述前像素空间接合所述背侧像素空间以限定延伸穿透所述SOI-CMOS晶片的穿透空间。
21.如权利要求19所述的方法，还包括如下步骤：
在所述第二垂直蚀刻之前，沉积光阻层以覆盖所述SOI-CMOS晶片的输入-输出垫结构；以及
在所述第二垂直蚀刻之后，移除所述光阻层。
22.如权利要求19所述的方法，其中，
所述SOI-CMOS晶片具有前侧和背侧；
所述前侧定位于所述介电层上，并背对所述绝缘层；
所述背侧定位在所述绝缘层上，并背对所述绝缘层；
所述第一垂直蚀刻在所述SOI-CMOS晶片的背侧上执行；以及
所述第二垂直蚀刻在所述SOI-CMOS晶片的前侧上执行。
23.如权利要求22所述的方法，其中，所述第一垂直蚀刻包括如下步骤：
沉积背侧掩膜以覆盖所述基体层的背侧；
执行光刻以在所述背侧掩膜上限定孔，所述孔与所述绝缘层的像素区沿垂直方向重叠；
穿透所述孔蚀刻所述基体层的垂直部分；以及
移除所述背侧掩膜。
24.如权利要求22所述的方法，还包括如下步骤：
在执行所述第一垂直蚀刻之前，在所述SOI-CMOS晶片的后表面上并穿透所述硅层的部分、所述绝缘层的部分以及所述介电层的部分，执行第三垂直蚀刻，以限定用于到达所述SOI-CMOS晶片的牺牲层的隧道；以及
经由所述隧道执行湿式蚀刻，以移除所述牺牲层。
25.如权利要求24所述的方法，其中，在所述第一垂直蚀刻之前，执行所述第二垂直蚀刻。
26.如权利要求19所述的方法，其中，所述第一垂直蚀刻包括深干式硅蚀刻工艺。
27.如权利要求19所述的方法，其中，所述第一垂直蚀刻包括深反应离子蚀刻（DRIE）。
28.如权利要求19所述的方法，其中，所述第二垂直蚀刻包括干式介电蚀刻工艺。
29.如权利要求19所述的方法，其中，所述第二垂直蚀刻包括从反应离子蚀刻（RIE）、反应离子束蚀刻（RIBE）、化学辅助离子束蚀刻（CAIBE）及其组合所组成的组中选定的干式介电蚀刻。
30.如权利要求19所述的方法，其中，所述移除步骤包括在所述SOI-CMOS晶片的前侧上执行湿式蚀刻。
31.一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制造非制冷红外检测器的方法，所述SOI-CMOS晶片具有：基体层；绝缘层，所述绝缘层形成在所述基体层上，并具有像素区和围绕所述像素区的壁区；像素结构，所述像素结构形成在所述绝缘层的像素区上；壁结构，所述壁结构邻近所述像素结构形成，并位于所述绝缘层的壁区上；介电层，所述介电层覆盖所述像素结构和所述壁结构；像素掩膜，所述像素掩膜形成在所述介电层内部，并覆盖所述像素结构；以及壁掩膜，所述壁掩膜形成在所述介电层内部，并覆盖所述壁结构，所述方法包括如下步骤：
穿透所述介电层的未被所述像素掩膜和所述壁掩膜覆盖的部分以及穿透所述绝缘层的未被所述像素掩膜和所述壁掩膜覆盖的部分执行垂直蚀刻，以限定用于将所述像素结构和所述壁结构隔离的前像素空间；
移除所述像素掩膜和所述壁掩膜；以及
执行各向异性硅蚀刻以在所述基体层上和所述像素结构之下形成阱，所述阱限定背侧像素空间，所述背侧像素空间接合所述前侧像素空间以将所述像素结构与所述基体层和所述壁结构隔热。
32.如权利要求31所述的方法，还包括如下步骤：
在所述垂直蚀刻之前，沉积光阻层以覆盖所述SOI-CMOS晶片的输入-输出垫结构；以及
在所述垂直蚀刻之后，移除所述光阻层。
33.如权利要求31所述的方法，其中，在所述各向异性硅蚀刻过程中，所述像素结构和所述基体层各自均具有浮动电位。
34.如权利要求31所述的方法，其中，在所述各向异性硅蚀刻过程中，所述像素结构和所述基体层具有大致为零的电势差。
35.如权利要求31所述的方法，其中，所述各向异性硅蚀刻包括如下步骤：
将所述SOI-CMOS晶片暴露于湿式蚀刻化学制品，所述湿式蚀刻化学制品选自由乙二胺邻苯二酚（EDP）、氢氧化四甲铵（TMAH）、氢氧化钾（KOH）及其组合所组成的组。
36.如权利要求31所述的方法，其中，所述SOI-CMOS晶片还包括：
无定形硅牺牲层，所述无定形硅牺牲层覆盖所述壁结构，并填充在所述像素结构和所述壁结构之间所限定的空间；以及
伞膜层，所述伞膜层覆盖所述像素结构和所述无定形硅牺牲层。
37.如权利要求36所述的方法，其中，所述各向异性蚀刻包括如下步骤：
在所述伞膜层上限定孔，所述孔与所述壁结构的部分沿垂直方向重叠；以及经由所述伞膜层的孔引入湿式化学蚀刻剂，以蚀刻掉由所述伞膜层所覆盖的无定形硅牺牲层。
38.如权利要求31所述的方法，其中，所述垂直蚀刻包括干式介电蚀刻工艺。
39.如权利要求31所述的方法，其中，所述垂直蚀刻包括由反应离子蚀刻（RIE）、反应离子束蚀刻（RIBE）、化学辅助离子束蚀刻（CAIBE）及其组合所组成的组中选定的干式介电蚀刻。
40.如权利要求31所述的方法，其中，所述移除步骤包括在所述SOI-CMOS晶片的前侧上执行湿式蚀刻。

说明书全文

非制冷红外检测器及用于制造非制冷红外检测器的方法

[0001] 相关申请的交叉引用

[0002] 本申请要求2010年4月12日提交的名称为“UNCOOLED INFRARED DETECTOR ARRAYS AND METHODS FOR MANUFACTURE”的美国临时申请No.61/322,982的优先权和权益，该临时申请已经转让给本申请的受让人，且在此通过引用清楚地并入本文中。

技术领域

[0003] 本发明一般涉及红外检测器领域，更特别地涉及一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制成的非制冷红外检测器。

背景技术

[0004] 非制冷（热的）红外检测器是包括具有红外吸收层（又称作吸热层）和热电转换元件的像素的装置。红外吸收层接收红外线（波）并将红外线转换成热。热电转换元件将热转换成电信号，该电信号传递所接收的红外线的特性。

[0005] 传统的非制冷红外检测器可具有像素阵列，各像素均可包括用于执行热电转换元件的功能的单个二极管。一般而言，单个二极管可具有依据吸热层温度而定的开启电压。当单个二极管导通恒定电流时，横跨过单个二极管的电势差可随着吸热层所转换的热而变化。这样，单个二极管的电势差可用于测量所接收的红外线的强度。

[0006] 为了防止热在像素之间传递，传统的非制冷红外检测器使用多种类型的封闭阱结构以隔热各像素。典型地，封闭阱可形成在基体层上，且它可限定围绕像素的腔室。可在封闭阱和像素之间形成支撑结构，用于将像素悬挂在腔室内。可通过利用客户定制制造工艺将悬挂像素、封闭阱以及支撑结构制造在硅基体上。

[0007] 然而，这些客户定制制造工艺通常包括高精度光刻的若干次重复，执行每次高精度光刻会付出高昂成本和时间。而且，因为高精度光刻的故障率统计较高，因此这些客户定制制造工艺可导致低产量。为了更好的产量，一些传统的红外检测器可牺牲像素、封闭阱、和/或支撑结构的可靠性。

[0008] 因此，需要一种具有提高的质量、较高产量以及低生产成本的非制冷红外检测器。

发明内容

[0009] 本发明可提供若干种解决方案来满足前述部分中确定的需求。解决方案之一可包括通过利用由制造厂限定（foundry-defined）的绝缘体上硅（silicon-on-insulator，SOI）的互补金属氧化物半导体（complementary metal oxide semiconductor,CMOS）晶片制成非制冷红外检测器的多种方法。一般而言，制造厂限定的SOI-CMOS晶片可通过利用通用SOI-CMOS工艺（又称作标准SOI-CMOS工艺）制成。

[0010] 通用SOI-CMOS工艺可由一个或多个制造厂（例如，制造SOI-CMOS晶片的制造厂商）限定和提供。通用SOI-CMOS工艺可满足很多客户的设计要求。这样，通用SOI-CMOS工艺典型地包括标准设计规则、工艺次序和/或工艺参数，这可减小用于制造制造厂限定的SOI-CMOS晶片的时间和成本。而且，因其标准化的性质，故根据通用SOI-CMOS工艺制成的SOI-CMOS晶片可被其它应用采用。由于规模经济，制造厂限定的SOI-CMOS晶片（又称标准SOI-CMOS晶片）的制造成本可显著降低。

[0011] 本文公开的制造方法包括用于修改制造厂限定的SOI-CMOS晶片的一些工艺步骤。该修改可容许SOI-CMOS晶片结合非制冷红外检测器的功能性和结构性的结构。当与传统光刻和沉积步骤比较时，这些工艺步骤是经济有效的并易于执行，这是因为它们具有相对高的公差范围（又称作非关键的）。有利地，本文公开的方法可容许非制冷红外检测器的成本和产量显著地改善。

[0012] 在一个实施方式中，本发明可为用于制造非制冷微测辐射热计的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片。所述SOI-CMOS晶片可包括：基体层；绝缘层，所述绝缘层形成在所述基体层上，所述绝缘层具有像素区和围绕所述像素区的壁区；像素结构，所述像素结构形成在所述绝缘层的像素区上；壁结构，所述壁结构邻近所述像素结构形成，并位于所述绝缘层的壁区上；介电层，所述介电层覆盖所述像素结构和所述壁结构；像素掩膜，所述像素掩膜形成在所述介电层内部，并用于在干式蚀刻工艺过程中保护所述像素结构；以及壁掩膜，所述壁掩膜形成在所述介电层内部，并用于在干式蚀刻工艺过程中保护所述壁结构，由此在所述干式蚀刻工艺之后，释放在所述壁结构和所述像素结构之间限定的空间。

[0013] 在另一实施方式中，本发明可提供一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片所制造成的红外检测器。所述红外检测器可包括：多个壁，所述多个壁形成限定第一开口和与所述第一开口相对的第二开口的通阱；红外传感器，所述红外传感器配置成检测穿过所述通阱的所述第一开口或所述第二开口之一的红外波；以及支撑臂，所述支撑臂将所述传感器连接到所述多个壁中的至少一个，以将所述红外传感器悬挂在所述通阱内部并邻近所述第一开口。

[0014] 在另一实施方式中，本发明可提供一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制成非制冷红外检测器的方法，所述SOI-CMOS晶片具有：基体层；绝缘层，所述绝缘层形成在所述基体层上，并具有像素区和围绕所述像素区的壁区；像素结构，所述像素结构形成在所述绝缘层的像素区上；壁结构，所述壁结构邻近所述像素结构形成，并位于所述绝缘层的壁区上；介电层，所述介电层覆盖所述像素结构和所述壁结构；像素掩膜，所述像素掩膜形成在所述介电层内部，并覆盖所述像素结构；以及壁掩膜，所述壁掩膜形成在所述介电层内部，并覆盖所述壁结构。所述方法可包括如下步骤：穿透所述基体层的部分执行第一垂直蚀刻，以限定由所述绝缘层的像素区终止的背侧像素空间；穿透所述介电层的未被所述像素掩膜和所述壁掩膜覆盖的部分以及穿透所述绝缘层的未被所述像素掩膜和所述壁掩膜覆盖的部分执行第二垂直蚀刻，以限定用于将所述像素结构和所述壁结构隔离的前像素空间；以及移除所述像素掩膜和所述壁掩膜。

[0015] 在又一实施方式中，本发明可提供一种由制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制成非制冷红外检测器的方法，所述SOI-CMOS晶片具有：基体层；绝缘层，所述绝缘层形成在所述基体层上，并具有像素区和围绕所述像素区的壁区；像素结构，所述像素结构形成在所述绝缘层的像素区上；壁结构，所述壁结构邻近所述像素结构形成，并位于所述绝缘层的壁区上；介电层，所述介电层覆盖所述像素结构和所述壁结构；像素掩膜，所述像素掩膜形成在所述介电层内部，并覆盖所述像素结构；以及壁掩膜，所述壁掩膜形成在所述介电层内部，并覆盖所述壁结构。所述方法可包括如下步骤：穿透所述介电层的未被所述像素掩膜和所述壁掩膜覆盖的部分以及穿透所述绝缘层的未被所述像素掩膜和所述壁掩膜覆盖的部分执行垂直蚀刻，以限定用于将所述像素结构和所述壁结构隔离的前像素空间；移除所述像素掩膜和所述壁掩膜；以及执行各向异性硅蚀刻以在所述基体层上和所述像素结构之下形成阱，所述阱限定背侧像素空间，所述背侧像素空间接合所述前侧像素空间以将所述像素结构与所述基体层和所述壁结构隔热。

[0016] 该发明内容仅提供用来引入某些概念，并不确定所要求主题的任何关键或本质特征。附图说明

[0017] 当审查以下附图和详细描述时，本领域技术人员将会清楚本发明的其它系统、方法及优点。意图包含在该描述中的所有这些附加系统、方法、结构及优点均落入本发明的范围内，并受到所附权利要求的保护。附图中示出的组成部件不一定按比例绘制，而可扩大以更清楚图示本发明的重要结构。在这些附图中，相似参考标号标示所有不同视图中的相似部件，其中：

[0018] 图1示出根据本发明一实施方式的红外检测器像素的俯视图；

[0019] 图2A示出根据本发明一实施方式的红外检测器像素的立体图；

[0020] 图2B示出根据本发明一实施方式的红外检测器像素的横截面图；

[0021] 图3A-3H示出根据本发明一实施方式的被加工以形成通阱式微测辐射热计的制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片的横截面图；

[0022] 图4A-4F示出根据本发明一实施方式的被加工以形成封闭阱式微测辐射热计的制造厂限定的SOI-CMOS晶片的横截面图；

[0023] 图5A示出根据本发明一实施方式的具有吸热伞膜（heat absorption umbrella）的红外检测器像素的立体图；

[0024] 图5B示出根据本发明一实施方式的具有吸热伞膜的红外检测器像素的横截面图；

[0025] 图6A-6F示出根据本发明一实施方式的被加工以形成具有吸热伞膜的通阱式微测辐射热计的制造厂限定的SOI-CMOS晶片的横截面图；以及

[0026] 图7A-7B示出根据本发明一实施方式的被进一步加工以形成封闭阱式微测辐射热计的post-CMOS加工晶片的横截面图。

具体实施方式

[0027] 现将参照附图描述实施本发明的各种结构的实施方式的装置、系统和方法。附图和关联描述提供用来阐释本发明的一些实施方式，而非限制本发明的范围。所有附图中，参考标号被重复使用以表示参考元件之间的对应关系。另外，各参考标号的第一数字表示元件首次出现的附图。

[0028] 图1示出根据本发明一实施方式的红外检测器像素100的俯视图。红外检测器像素100可为单个传感单元，使得它可复制和设置为形成微测辐射热计的焦平面阵列（focal plane array，FPA）。红外检测器像素100可包括像素壁101、像素岛104、第一（右侧）支撑臂132、以及第二（左侧）支撑臂134。

[0029] 像素壁101可具有矩形（例如方形）横截面框架，其限定隔热空间103。像素岛104可定位于隔热空间103内部，但不接触像素壁101。第一支撑臂132和第二支撑臂134可将像素岛104机械连接到像素壁101的内部。这样，第一支撑臂132和第二支撑臂134可将像素岛104悬挂在隔热空间103内部。

[0030] 隔热空间103可提供像素岛104与像素壁101之间的隔热，隔热空间可由相邻红外检测像素（未示出）共用。因而，隔热空间103可有助于防止或减缓像素岛104与像素壁101之间的热传递。在一个实施方式中，像素壁101可形成具有第一开口和第二开口的通阱。这样，隔热空间103可为延伸穿过第一开口和第二开口的穿透空间。在另一实施方式中，像素壁101可形成仅具有一个开口的封闭阱。这样，隔热空间103可为延伸穿过封闭阱的仅一个开口的半穿透空间。

[0031] 像素岛104可包括吸热层112和二极管组140。吸热层112可接收红外线（波），并保留从红外线获得的热能。在一个实施方式中，吸热层112可完全包封二极管组140。在另一实施方式中，吸热层112可大体覆盖二极管组140。无论如何，吸热层112可具有指示所接收的红外线的特性的内部温度。为了增强吸热层112的红外线保留特性，钛、氮化钛、和/或其它相似材料可沉积在吸热层112上或形成在吸热层112内部。

[0032] 二极管组140可包括一个或多个二极管，每个二极管可具有通过吸热层112的内部温度来控制的开启电压。在一个实施方式中，各二极管可具有不同于其它二极管的开启电压。在另一实施方式中，所有二极管可共用相似的开启电压。通过改变二极管的开启电压，红外检测器像素100可提供对入射红外线的增强的敏感性。二极管可设置成各种结构。在一个实施方式中，例如，二极管组140的二极管可串联连接以形成二极管链。在另一实施方式中，例如，二极管组140的二极管可并联连接以形成二极管网。

[0033] 图2A示出根据本发明一实施方式的红外检测器像素200的立体图。红外检测器像素200可与红外检测器像素100共用若干个可互换特征。另外，红外检测器像素200可包括与红外检测器像素100的那些不同的功能性和结构性的特征。红外检测器像素200可包括四个像素壁。然而，为了例示红外检测器像素200的内部结构，仅示出第一（右侧）像素壁106、第二（后侧）像素壁107、以及第三（左侧）像素壁108，而略去第四（前侧）像素壁。四个像素壁可彼此接合以形成穿透式像素阱，该穿透式像素阱可限定第一（顶部）开口、第二（底部）开口、以及定位于第一开口和第二开口之间的穿透空间。

[0034] 各个像素壁（例如第一、第二、第三像素壁106、107以及108）可包括像素壁氧化层110、像素壁绝缘（埋氧）层154、以及像素壁基体层102。任选地，各个像素壁（例如第一、第二、第三像素壁106、107以及108）可包括用于导通读取电路（未示出）和二极管组140之间电信号的一个或多个电线。

[0035] 在一个实施方式中，例如，第一像素壁106可将第一读取电线124包封在像素壁氧化层110内。在另一实施方式中，例如，第三像素壁108可将第二读取电线126包封在像素壁氧化层110内。第一读取电线124和第二读取电线126可各自用于携载数字信号、模拟信号、偏压信号、输入信号、列选择信号、行选择信号和/或其它信号，以用于控制二极管组140的操作。第一读取电线124和第二读取电线126可为金属-1层、金属-2层和/或金属-3层的部分，上述金属层各自可包括导电性金属，例如铜、金和/或铝。

[0036] 红外检测器像素200可包括像素岛104，像素岛104可悬挂于穿透式像素阱的基体层102上方，使得像素岛104可与像素壁（例如第一、第二、第三像素壁106、107以及108）隔热。像素岛104可包括岛绝缘（埋氧）层152、吸热层112、以及二极管组140。岛绝缘层152可与像素壁绝缘层154水平对齐。吸热层112可与像素壁氧化层110水平对齐，且它可包括多个介电层和抗反射层。

[0037] 在一个实施方式中，吸热层112可由与像素壁氧化层110相同的材料制成。在另一实施方式中，吸热层112可由不同于像素壁氧化层110的材料制成。在另一实施方式中，吸热层112可包括介电材料，例如氮化物材料和/或氧化物材料。在又一实施方式中，吸热层112可包括抗反射材料，例如钛材料、氮化钛材料、和/或具有相似物理和化学性质的其它材料。吸热层112和岛绝缘层152可一起大体包封二极管组140。

[0038] 红外检测器像素100可以倒装芯片构造配置，其中岛绝缘层152可定向为红外检测器像素100的顶侧。因而，岛绝缘层152可用作吸热层。钛层、氮化钛层、和/或具有相似物理和化学性质的其它材料形成的层可沉积在绝缘层152上以增强其红外线保留特性。

[0039] 二极管组140可包括多个二极管，例如第一二极管142、第二二极管144、第三二极管146、以及第四二极管148。各个二极管（例如第一、第二、第三、以及第四二极管142、144、146以及148）可具有根据吸热层112的内部温度而可调的开启电压。然而，各个二极管（例如第一、第二、第三、以及第四二极管142、144、146以及148）的开启电压可彼此相同或可彼此不同。在一个实施方式中，例如，这些二极管可具有相同的开启电压。在另一实施方式中，例如，这些二极管可具有多个渐增的开启电压。在又一实施方式中，例如，这些二极管可具有多个线性开启电压。

[0040] 第一二极管142、第二二极管144、第三二极管146、以及第四二极管148可各自具有与岛绝缘层152垂直并与像素壁的基体层102垂直的p-n结。第一二极管142、第二二极管144、第三二极管146、以及第四二极管148可串联连接以形成二极管链。在一个实施方式中，像素岛104可包括多个二极管间金属板122，各个二极管间金属板122可连接一对二极管的相反结。

[0041] 除了提供二极管组140之间的电连接，二极管间金属板122可作用为一系列用于吸热层112的内部反射表面。因为二极管（例如第一二极管142、第二二极管144、第三二极管146、以及第四二极管148）的开启电压由温度控制，而不是由所接收的红外线直接控制，所以可期望使用二极管间金属板122来将未被吸收的红外线反射回吸热层112以供进一步吸收。作为回应，吸热层112可进一步将所反射的红外线转换成热。在一个实施方式中，二极管间金属板122可延伸以覆盖吸热层112的整个水平横截表面，以最大化其反射功能。

[0042] 由二极管间金属板122携载的电信号可经由第一支撑臂132和/或第二支撑臂134传输至读取电路。在一实施方式中，例如，第一支撑臂132可提供像素岛104和第三像素壁108之间的电和/或机械的连接。在另一实施方式中，例如，第二支撑臂134可提供像素岛104和第一像素壁106之间的电和/或机械的连接。

[0043] 如图2B所示，第一支撑臂132和第二支撑臂134中的每一个均可包括与像素壁（例如，第一、第二和/或第三像素壁106、107和/或108）和像素岛104相似的层。在一个示例中，第一支撑臂132和第二支撑臂134可各自包括支撑臂绝缘层156，支撑臂绝缘层156可与岛绝缘层152和像素壁绝缘层154水平对齐。在另一示例中，第一支撑臂132和第二支撑臂134可各自包括支撑臂氧化层114，支撑臂氧化层114可与像素壁氧化层110和吸热层112水平对齐。支撑臂氧化层114可为像素岛104提供机械支撑，且它可防止像素岛
104与像素壁（例如第一像素壁106和/或第三像素壁108）之间的热传递。

[0044] 第一支撑臂132可包括第一多晶硅电线135，第一多晶硅电线135可由支撑臂氧化层114包封。第一多晶硅电线135可建立二极管间金属板122与第一像素壁106的第一读取电线124之间的电联接。第二支撑臂134可包括第二多晶硅电线137，第二多晶硅电线137可由支撑臂氧化层114包封。第二多晶硅电线137可建立二极管间金属板122与第一像素壁106的第二读取电线126之间的电联接。尽管其它导电材料可用于形成第一支撑臂
132和/或第二支撑臂134内的导电电线，但多晶硅因其相对低热导率而可为优选的。

[0045] 除了第一读取电线124，第一像素壁106可包括第三读取电线164。一般而言，第三读取电线164可传导与第一读取电线124相似的信号。第三读取电线164可为比第一读取电线124高的金属层的部分。这样，第三读取电线164可用于全局布线，而第一读取电线124可用于局部和/或像素间布线。相似地，除了第二读取电线126，第三像素壁108可包括第四读取电线166。一般而言，第四读取电线166可传导与第二读取电线126相似的信号。第四读取电线164可为比第二读取电线126高的金属层的部分。这样，第四读取电线
166可用于全局布线，而第二读取电线126可用于局部和/或像素间布线。

[0046] 现在讨论用于通过使用制造厂限定的绝缘体上硅（SOI）的互补金属氧化物半导体（CMOS）晶片制造非制冷红外线检测器（例如，红外检测器像素100和200）的多种方法。可通过利用SOI-CMOS工艺制造SOI-CMOS晶片。一般而言，SOI-CMOS工艺可为客户定制的或通用的。

[0047] 客户定制的SOI-CMOS工艺可由个别客户基于他们的特定设计目标而限定。一个客户的客户定制的SOI-CMOS工艺可实现或不实现另一客户的设计目标。这样，客户定制的SOI-CMOS工艺典型地涉及具体设计规则、工艺次序和/或工艺参数。这些具体要求可增加用于制造SOI-CMOS晶片的时间和成本。而且，因为其具体性质，因此根据客户定制的SOI-CMOS工艺制造的SOI-CMOS晶片不太可能被其它应用采用。因此，客户定制的SOI-CMOS的生产成本一般较高。

[0048] 另一方面，通用SOI-CMOS工艺（又称为标准SOI-CMOS工艺）可由一个或多个制造工厂（例如制造SOI-CMOS晶片的制造厂商）限定和提供。通用SOI-CMOS工艺可满足很多客户的设计要求。这样，通用SOI-CMOS工艺典型地包括标准设计规则、工艺次序和/或工艺参数，这些可减少用于制造制造厂限定的SOI-CMOS晶片的时间和成本。而且，因为其通用性质，因此根据通用SOI-CMOS工艺制造的SOI-CMOS晶片可被其它应用采用。由于规模经济，故制造厂限定的SOI-CMOS晶片（又称为标准SOI-CMOS晶片）的制造成本比客户定制的SOI-CMOS晶片的成本低得多。

[0049] 本文公开的方法可包括用于修改制造厂限定的SOI-CMOS晶片的一些工艺步骤。修改可容许SOI-CMOS晶片结合非制冷红外检测器（例如非制冷红外检测器像素100和200）的功能性和结构性的特征。这些工艺步骤经济有效的并容易执行，这是因为它们与传统光刻和沉积步骤相比，具有相对大的公差范围（又称为非关键的）。有利地，本文公开的方法可容许非制冷红外检测器的成本和产量显著地改善。

[0050] 一般而言，制造厂限定的SOI-CMOS晶片可包括基体层、绝缘层以及介电层。基体层可为绝缘层和介电层提供结构支撑。绝缘层可形成在基体层上，且它可限定至少一个像素区和至少一个壁区。壁区可部分地或完全地围绕像素区，但并接触像素区。这样，可在像素区和壁区之间限定空间。

[0051] 根据设计目标，像素区和壁区可具有多种形状。在一个实施方式中，例如，像素区可具有方形形状，壁区可具有方形的框架形状。在另一实施方式中，例如，像素区可具有圆形形状，壁区可具有圆周形形状。在又一实施方式中，例如，像素区可具有六边形形状，壁区可具有六边形的框架形状。

[0052] 介电层可形成在绝缘层的顶部上，且它可覆盖并用于构成一个或多个像素结构、壁结构、偏压电路和/或读取电路。像素结构可包括二极管组（例如二极管组140）。该二极管组可包括与前述二极管组140相似的功能性和结构性的特征。该二极管组可包括一个或多个掺杂的硅材料，且它可形成在绝缘层上（因此称作“SOI”）。

[0053] 介电层可包括多层，各层可包括氧化物材料、氮化物材料和/或其它介电材料。介电层可嵌入多个掩膜层，各掩膜层可被指定用来保护特定结构（例如，像素结构、壁结构、偏压电路或读取电路），使其免遭受一个或多个post-CMOS前侧蚀刻工艺。掩膜层可由金属材料和/或多晶硅材料制成。在一个实施方式中，例如，掩膜层可形成为多晶硅层和/或金属层（例如，金属-1层、金属-2层、金属-3层）的部分。相似地，绝缘层可被指定为保护所有结构，使其免遭受一个或多个post-CMOS背侧蚀刻工艺。

[0054] 如本文所讨论的，但不做任何限制的，SOI-CMOS晶片的前侧可理解为介电层的暴露表面，而SOI-CMOS晶片的背侧可理解为基体层的暴露表面。而且，水平方向可理解为平行于基体层的方向，而垂直方向可理解为垂直于基体层的方向。post-CMOS背侧蚀刻可用于移除基体层的部分，以限定背部像素空间，背部像素空间由绝缘层终止。post-CMOS前侧蚀刻可用于移除介电层和绝缘层的一些部分。典型地，被移除部分是暴露部分，这些暴露部分可能未受任何掩膜层保护。在post-CMOS前侧蚀刻之后，可在像素结构和壁结构之间限定前像素空间。

[0055] 因而，像素结构可成为悬挂的像素岛，像素岛可与壁结构隔热。在建立用于像素岛的隔热之后，可执行掩膜层移除步骤以移除所有掩膜层。前蚀刻和背蚀刻都可分类成垂直蚀刻，这是因为它们沿着SOI-CMOS晶片的垂直方向前进。而且，背蚀刻可包括各向异性硅蚀刻和/或牺牲层蚀刻过程中的水平蚀刻，这可在后续部分详细讨论。

[0056] 前蚀刻可包括利用使用干式蚀刻剂，干式蚀刻剂可蚀刻掉介电材料，但不蚀刻掉掩膜材料。这样，前蚀刻可称作干介电蚀刻。前蚀刻可包括但不限于反应离子蚀刻（RIE）、反应离子束蚀刻（RIBE）、和/或化学辅助离子束蚀刻（CAIBE）。

[0057] 背蚀刻可包括使用蚀刻剂，该蚀刻剂可蚀刻掉硅材料，但不蚀刻掉介电材料或绝缘材料（例如埋氧）。依据待形成的像素阱的类型，背蚀刻可包括深干式硅蚀刻（deep dry silicon etching）和/或各向异性硅蚀刻。例如，深干式硅蚀刻可用于形成穿透像素阱，而各向异性硅蚀刻可用于形成封闭像素阱。

[0058] 深干式硅蚀刻可采用干式蚀刻剂来完全移除基体层的垂直部分，以形成穿透像素阱。这样，在深干式硅蚀刻之后，绝缘层的像素区可完全暴露于背部空间。深干式硅蚀刻可包括但不限于深反应离子蚀刻（DRIE）和/或其它类型的垂直硅蚀刻。

[0059] 各向异性硅蚀刻可采用化学溶液，来部分地移除基体层的直接位于绝缘体层像素区之下或邻近绝缘体层像素区的水平部分。化学溶液可包括多种化合物，例如乙二胺邻苯二酚（ethylenediamine pyrocatechol，EDP）、氢氧化四甲铵（TMAH）、和/或氢氧化钾（KOH）。在基体层的水平部分移除之后，可形成具有被部分地围绕的腔室的封闭阱。被部分地围绕的腔室可为像素岛提供期望的隔热。与穿透阱结构不同，封闭阱可能不限定穿透空间。也即，基体层的定位于像素区下方的垂直部分可能不完全移除。

[0060] 在各向异性硅蚀刻过程中，绝缘层和介电层可覆盖二极管组，由此保护二极管组免遭蚀刻剂蚀刻。因为绝缘层和介电层提供的保护，故各向异性硅蚀刻即使不利用任何电化学蚀刻阻挡（electrochemical etch stop），也可实现期望结果（例如为像素岛提供隔热），电化学蚀刻阻挡可用于传统各向异性硅蚀刻中以防止蚀刻被暴露二极管组。电化学蚀刻阻挡的去除可容许横跨像素阵列均匀一致地执行各向异性硅蚀刻，而无施加和精细调整多个像素结构和基体层之间的电压的负担。以此方式，各向异性硅蚀刻可高效地执行。

[0061] 虽然前述方法和工艺步骤可用于由制造厂限定的SOI-CMOS晶片来制造非制冷红外检测器，但是这些方法和工艺步骤也可适应性地应用于客户定制的SOI-CMOS晶片。尽管这些适应性应用可能不给制造厂限定的SOI-CMOS晶片带来利益，但它可获得前述方法和工艺步骤的优点。

[0062] 以下讨论提供用于实现前述方法和/或工艺步骤的若干种具体实施方式。如图3A-3H、4A-4F、5A-5B、6A-6F以及7A和7B所示，这些具体实施方式可引入前述部分未讨论或描述的新部件和/或术语。可以理解，这些新引入的部件和/或术语可以与前述方法和工艺的范围和主旨一致但非限制的方式理解。

[0063] 图3A-3H示出根据本发明一实施方式的被加工以形成通阱式微测辐射热计380的制造厂限定的SOI-CMOS晶片（或“晶片”）300的横截面图。参见图3A，晶片300可包括基体层（硅支撑晶片，silicon handler wafer）301、绝缘层302、以及若干氧化层307。

[0064] 基体层301可由硅和/或其它半导体材料制成，且它可为绝缘层302和氧化层307提供基础。绝缘层302可由绝缘材料制成，绝缘材料例如为二氧化硅和/或氮化硅。当绝缘层302由氧化物材料制成时，绝缘层302可为埋氧（buried oxide，BOX）层。氧化层307可形成在绝缘层302的顶部上，用于覆盖多种结构（例如像素结构、壁结构和/或电路结构）和填充限定在上述多种结构之间的空间。此外，氧化层307可用于隔离各结构内的多种导电层和/或半导电层。一般而言，氧化层307的暴露侧可称作前侧和/或顶侧，基体层301的暴露侧可称作背侧和/或底侧。虽然在图3A中一般性地描述了氧化层307，但在多种实施方式中，可用由其它介电材料（例如氮化物材料）形成的层替换氧化层307的一个或多个。

[0065] 绝缘层302可限定用于在绝缘层302上支撑多种结构（例如像素结构、壁结构和/或电路结构）的多种区域。在一个实施方式中，例如，绝缘层302可限定第一壁区域311、第二壁区域312、第三壁区域313以及第四壁区域314。壁结构可在壁区域（例如，第一壁区域311、第二壁区域312、第三壁区域313和/或第四壁区域314）的一个或多个的顶部上发展形成。在另一实施方式中，例如，绝缘层302可限定第一像素区320、第二像素区340、以及第三像素区360。各个像素区320、340和360可由一个或多个壁区域（例如，第一壁区域311、第二壁区域312、第三壁区域313和/或第四壁区域314）部分地或全部地围绕。

[0066] 第一壁结构351可形成在第一壁区域311上。第一壁结构351可包括第一像素间金属层332和第一像素间掩膜层352。第一像素间金属层332可用于在相邻像素结构之间往返传导电信号。第一像素间掩膜层352可覆盖和保护第一像素间金属层332和插入的氧化层307。第一像素间掩膜层352可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第一像素间掩膜层352可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第一像素间掩膜层352可比第一像素间金属层332定位于更远离绝缘层302之处。

[0067] 第二壁结构353可形成在第二壁区域312上。第二壁结构353可包括第二像素间金属层334和第二像素间掩膜层354。第二像素间金属层334可用于在相邻像素结构之间往返传导电信号。第二像素间掩膜层354可覆盖和保护第二像素间金属层334和插入的氧化层307。第二像素间掩膜层354可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第二像素间掩膜层354可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第二像素间掩膜层354可比第二像素间金属层334定位于更远离绝缘层302之处。

[0068] 第三壁结构355可形成在第三壁区域313上。第三壁结构355可包括第三像素间金属层336和第三像素间掩膜层356。第三像素间金属层336可用于在相邻像素结构之间往返传导电信号。第三像素间掩膜层356可覆盖和保护第三像素间金属层336和插入的氧化层307。第三像素间掩膜层356可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第三像素间掩膜层356可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第三像素间掩膜层356可比第三像素间金属层336定位于更远离绝缘层302之处。

[0069] 第四壁结构357可形成在第四壁区域314上。第四壁结构357可包括第四像素间金属层338和第四像素间掩膜层358。第四像素间金属层338可用于在相邻像素结构之间往返传导电信号。第四像素间掩膜层358可覆盖和保护第四像素间金属层338和插入的氧化层307。第四像素间掩膜层358可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第四像素间掩膜层358可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第四像素间掩膜层358可比第四像素间金属层338定位于更远离绝缘层302之处。

[0070] 第一像素结构322可形成在第一像素区320上，使得它可由第一和第二壁结构351和353围绕。第一像素结构322可包括第一二极管组321、第一像素内金属层325、以及第一像素内掩膜层326。第一二极管组321可具有与二极管组140相似的功能性和结构性的特征。第一像素内金属层325可具有与二极管间金属板122相似的功能性和结构性的特征。第一像素内掩膜层326可覆盖和保护第一二极管组321、第一像素内金属层325、以及位于它们之间的氧化层307。第一像素内掩膜层326可由抗干式氧化物蚀刻的材料制成。在一个实施方式中，例如，第一像素内掩膜层326可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第一像素内掩膜层326可比第一像素内金属层325定位于更远离绝缘层302之处。

[0071] 第二像素结构342可形成在第二像素区340上，使得它可由第二和第三壁结构353和355围绕。第二像素结构342可包括第二二极管组341、第二像素内金属层345、以及第二像素内掩膜层346。第二二极管组341可具有与二极管组140相似的功能性和结构性的特征。第二像素内金属层345可具有与二极管间金属板122相似的功能性和结构性的特征。第二像素内掩膜层346可覆盖和保护第二二极管组341、第二像素内金属层345、以及位于它们之间的氧化层307。第二像素内掩膜层346可由抗干式氧化物蚀刻的材料制成。在一个实施方式中，例如，第二像素内掩膜层346可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第二像素内掩膜层346可比第二像素内金属层345定位于更远离绝缘层302之处。

[0072] 第三像素结构362可形成在第三像素区360上，使得它可由第三和第四壁结构355和357围绕。第三像素结构362可包括第三二极管组361、第三像素内金属层365、以及第三像素内掩膜层366。第三二极管组361可具有与二极管组140相似的功能性和结构性的特征。第三像素内金属层365可具有与二极管间金属板122相似的功能性和结构性的特征。第三像素内掩膜层366可覆盖和保护第三二极管组361、第三像素内金属层365、以及位于它们之间的氧化层307。第三像素内掩膜层366可由抗干式氧化物蚀刻的材料制成。在一个实施方式中，例如，第三像素内掩膜层366可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第三像素内掩膜层366可比第三像素内金属层365定位于更远离绝缘层302之处。

[0073] 一对支撑臂结构可邻近各个像素结构（例如第一、第二、第三像素结构322、342和362）而形成。与图2A和2B所示的第一和第二支撑臂132和134相似，该对支撑臂结构可提供像素结构与相邻壁结构之间的机械和电连接。各个支撑臂结构均可包括多晶硅电线
392和支撑臂掩膜层394。多晶硅电线392可用于形成像素结构与相邻的多个壁结构中的一个之间的电连接。支撑臂掩膜层394可覆盖和保护多晶硅电线392。

[0074] 在第一像素区320内，第一右侧支撑臂323可将第一像素结构322连接到第二壁结构353，而第一左侧支撑臂324可将第一像素结构322连接到第一壁结构351。在第二像素区340内，第二右侧支撑臂343可将第二像素结构342连接到第三壁结构355，而第二左侧支撑臂324可将第二像素结构342连接到第二壁结构353。在第三像素区360内，第三右侧支撑臂363可将第三像素结构362连接到第四壁结构357，而第三左侧支撑臂364可将第三像素结构362连接到第三壁结构355。

[0075] 制造厂限定的SOI-CMOS晶片（或“晶片”）300可包括用于与一个或多个二极管组（例如，第一二极管组321、第二二极管组341、以及第三二极管组361）互相作用的读取电路309。读取电路309可配置成选择一个或多个二极管组、偏压所选择的二极管组、从所选择的二极管组接收传感信号、和/或放大所接收到的传感信号。为了与二极管组通信，读取电路309可与多种导电层线路连通，多种导电层例如为全局多晶硅层303、全局金属-1层
304、全局金属-2层305、全局金属-3层306。一般而言，全局金属-3层306可用作用于保护晶片300的其它部分的掩膜层。例如，金属-3层306可用于在干式氧化物蚀刻过程中保护读取电路309。而且，金属-3层306可用于形成其它掩膜层中的任何一种，例如像素间掩膜层、像素内掩膜层和/或支撑臂掩膜层。除了金属-1层304、金属-2层305、金属-3层
306外，晶片300可包括附加金属层，附加金属层的每一个均可用作掩膜。

[0076] 参见图3B，背侧掩膜层370可沉积和/或涂覆在晶片300的背侧上。背侧掩膜层370可由抗硅蚀刻的材料制成。在一个实施方式中，例如，背侧掩膜层370可由氮化物制成。
在另一实施方式中，例如，背侧掩膜层370可由氧化物制成。在另一实施方式中，例如，背侧掩膜层370可由光阻材料制成。在又一实施方式中，例如，背侧掩膜层370可由金属材料制成。

[0077] 在背侧掩膜层370沉积之后，可在背侧掩膜层370上限定多个背侧孔372。如果背侧掩膜层370由光阻材料制成，则可执行背侧光刻工艺371。替代地，如果背侧掩膜层370由金属材料、氧化物材料和/或氮化物材料制成，则可执行选择性蚀刻工艺（未示出）。各个背侧孔372可与像素区（例如第一像素区320、第二像素区340以及第三像素区360）之一沿垂直方向对齐或重叠。这样，各个背侧孔372可为即将进行的硅蚀刻工艺准备基体层301的垂直部分。另一方面，余留的背侧掩膜层370可覆盖基体层301的多个部分。这些部分可与壁区域和读取电路309沿垂直方向对齐或重叠，且它们在即将进行的硅蚀刻工艺过程中被保留而免于蚀刻。

[0078] 参见图3C，在适当地限定背侧孔372之后，可执行背侧深干式硅蚀刻（第一垂直蚀刻）373。背侧深干式硅蚀刻373可蚀刻掉基体层301的未覆盖部分（即与背侧孔372对齐的部分）。背侧深干式硅蚀刻373可在绝缘层302处终止或停止。

[0079] 作为背侧深干式硅蚀刻373的结果，可在基体层301内部并穿透基体层301限定多个背侧像素空间374。各个背侧像素空间374可与像素区（例如第一像素区320、第二像素区340、第三像素区360）之一对齐，由此容许空气流通到绝缘层302的像素区。背侧深干式硅蚀刻373可包括深反应离子蚀刻（DRIE）或其它类型的垂直硅蚀刻。

[0080] 各个背侧像素空间374可由自绝缘层302壁区延伸的多个带状壁部围绕。例如，第一带状壁部315可自第一壁区311延伸；第二带状壁部316可自第二壁区312延伸；第三带状壁部317可自第三壁区313延伸；以及第四带状壁部318可自第四壁区314延伸。各个带状壁部可具有长宽比，该长宽比可限定为带状壁部的长度与带状壁部的宽度之比。为了改进非制冷红外检测器的隔热特征和空间效率，可期望具有相对较窄的带状壁部。因为基体层的厚度可固定，因此各个带状壁部的高度也可固定。因此，可期望具有大的长宽比的带状壁部。在一个实施方式中，例如，各个带状壁部可具有约10的长宽比。

[0081] 参见图3D，在适当地限定多个背侧像素空间374之后，可执行背侧掩膜释放步骤378。参见图3E，前侧光阻掩膜375可被沉积，以覆盖晶片300的输入-输出（I/O）垫308。
光阻掩膜375可抗湿式金属蚀刻，使得它可用于保护I/O垫308的全局金属层。在一个实施方式中，可在执行前侧蚀刻之前沉积光阻掩膜375。在另一实施方式中，可在执行湿式金属蚀刻之前沉积光阻掩膜375。

[0082] 参见图3F，可执行前侧干式氧化物蚀刻（第二垂直蚀刻）376，以移除氧化物层307的未受保护部分和绝缘层302的未受保护部分。如本文所讨论的，未受保护部分可为未被任何掩膜层覆盖的部分。例如，定位在多个结构之间的部分可为未受保护部分。前侧干式氧化物蚀刻376的目的可为在像素结构（例如第一、第二以及第三像素结构322、342以及362）与壁结构（例如第一、第二、第三以及第四壁结构351、353、355以及357）之间限定多个前像素空间。当氧化物层307的一个或多个用其它介电材料（例如氮化物材料）制成的层替换时，通常可通过前侧干式介电蚀刻（未示出）来实现前侧干式氧化物蚀刻376。前侧干式氧化物蚀刻376可包括反应离子蚀刻（RIE）、反应离子束蚀刻（RIBE）、和/或化学辅助离子束蚀刻（CAIBE）。

[0083] 在制造厂限定的SOI-CMOS工艺过程中，可通过使用一个或多个金属层来执行多种掩膜层（例如像素掩膜、壁掩膜、支撑臂掩膜以及电路掩膜）。这样，可不需要附加的post-CMOS光刻工艺来限定这些掩膜层。因此，可以相对低的成本并且在相对短的时期内执行前侧氧化物蚀刻工艺。

[0084] 作为前侧干式氧化物蚀刻376的结果，多种像素结构可成为多种悬挂像素岛，各悬挂像素岛可借助于一对支撑臂由相邻壁保持或悬挂。在一个实施方式中，例如，第一像素岛322可分别借助于第一左侧支撑臂324和第一右侧支撑臂323由第一壁351和第二壁353保持或悬挂。在另一实施方式中，例如，第二像素岛342可分别借助于第二左侧支撑臂344和第二右侧支撑臂343由第二壁353和第三壁355保持或悬挂。在又一实施方式中，例如，第三像素岛362可分别借助于第三左侧支撑臂364和第三右侧支撑臂363由第三壁355和第四壁357保持或悬挂。

[0085] 参见图3G，可执行金属掩膜蚀刻（第三蚀刻）377，以移除多种掩膜层（例如像素掩膜、壁掩膜以及支撑臂掩膜）。因为I/O垫308受到前侧光阻掩膜375的保护，因此下面的金属层可被保留而免于被蚀刻。参见图3H，可在完成金属掩膜蚀刻377之后，执行前侧光阻掩膜释放378。在这个阶段，可完成通阱式微测辐射热计380的制造。

[0086] 微测辐射热计380可包括非制冷红外检测器阵列，该非制冷红外检测器阵列可由读取电路309控制和访问。非制冷红外检测器阵列可包括多个检测器像素，各检测器像素均可包括像素岛和壁。所述壁可形成用于悬挂像素岛的通阱结构。第一壁351和第二壁353可形成第一通阱327，第一通阱327可限定第一前开口328和第一背开口329。第一像素岛322可位于第一通阱327内部，并定位于邻近第一前开口328处。第二壁353和第三壁355可形成第二通阱347，第二通阱347可限定第二前开口348和第二背开口349。第二像素岛342可位于第二通阱347内部，并定位于邻近第二前开口348处。第三壁355和第四壁357可形成第三通阱367，第三通阱367可限定第三前开口368和第三背开口369。第三像素岛362可位于第三通阱327内部，并定位于邻近第三前开口328处。

[0087] 依据最后封装和粘结，微测辐射热计380可经由多种前开口（例如第一、第二以及第三前开口328、348以及368）、或替代地经由多种背开口（例如第一、第二以及第三背开口329、349以及369），接收和转换红外线。当微测辐射热计380适于倒装芯片式封装时，绝缘层302可作用为吸热层，其功能性特征可与图2A和2B所讨论的吸热层112的那些相似。在一个实施方式中，钛层、氮化钛层、和/或具有相似物理和化学性质的材料的层可沉积在呈倒装芯片配置的绝缘层302上，以改善绝缘层302的吸热特性。

[0088] 图4A-4F示出根据本发明一实施方式的被加工以形成封闭阱微测辐射热计400的制造厂限定的SOI-CMOS晶片（或“晶片”）300的横截面图。一般而言，因为未在微测辐射热计400内形成通阱，因此可略去背侧垂直蚀刻。替代地，可在前侧垂直蚀刻之后执行各向异性硅蚀刻。参见图4A，晶片300的初始结构可与图3A中所讨论的初始结构相同。

[0089] 参见图4B，前侧光阻掩膜375可被沉积以覆盖晶片300的输入-输出（I/O）垫308。光阻掩膜375可抗湿式金属蚀刻，使得它可用于保护I/O垫308的全局金属层。在一个实施方式中，可在执行任何前侧蚀刻之前沉积光阻掩膜375。在另一实施方式中，可在执行任何湿式金属蚀刻之前沉积光阻掩膜375。

[0090] 参见图4C，可执行前侧干式氧化物蚀刻（垂直蚀刻）376，以移除氧化物层307的未受保护部分和绝缘层302的未受保护部分。如本文所公开的，未受保护部分可为未被任何掩膜层覆盖的部分。例如，定位在多个结构之间的部分可为未受保护部分。前侧干式氧化物蚀刻376的目的可为在像素结构（例如第一、第二以及第三像素结构322、342以及362）与壁结构（例如第一、第二、第三以及第四壁结构351、353、355以及357）之间限定多个前像素空间。当氧化物层307的一个或多个用其它介电材料（例如氮化物材料）制成的层替换时，通常可通过前侧干式介电蚀刻（未示出）来实现前侧干式氧化物蚀刻376。前侧干式氧化物蚀刻376可包括反应离子蚀刻（RIE）、反应离子束蚀刻（RIBE）、和/或化学辅助离子束蚀刻（CAIBE）。

[0091] 在制造厂限定的SOI-CMOS工艺过程中，可通过使用一个或多个金属层来执行多种掩膜层（例如像素掩膜、壁掩膜、支撑臂掩膜以及电路掩膜）。这样，可不需要附加的post-CMOS光刻工艺来限定这些掩膜层。因此，可以相对低的成本并且在相对短的时期内执行前侧氧化物蚀刻工艺。

[0092] 参见图4D，可执行金属掩膜蚀刻（第三蚀刻）377，以移除多种掩膜层（例如像素掩膜、壁掩膜以及支撑臂掩膜）。因为I/O垫308受到前侧光阻掩膜375的保护，因此下面的金属层可被保留而免于被蚀刻。参见图4E，可在完成金属掩膜蚀刻377之后，执行前侧光阻掩膜释放378。

[0093] 参见图4F，在适当地移除掩膜层之后，可执行各向异性硅蚀刻470。各向异性硅蚀刻470可包括将一个或多个化学蚀刻剂引到基体层301的暴露表面。如本文所公开的，基体层301的暴露表面可包括基体层301上的未被绝缘层302覆盖的一个或多个表面。与传统的各向异性硅蚀刻工艺不同，因为绝缘层302可作用为惰性蚀刻阻挡部件，因此各向异性硅蚀刻470可能不需要任何电化学蚀刻阻挡。

[0094] 因此，各向异性硅蚀刻470可去除将多种受控电压施加到像素结构（例如，第一、第二和/或第三像素结构322、342和/或362）和基体层301的工艺，上述工艺意图建立像素结构和基体层301之间的电势差。换言之，在各向异性硅蚀刻470过程中，像素结构和基体层301可各自具有浮动电位。各向异性硅蚀刻470中所用的化学蚀刻剂可包括但不限于乙二胺邻苯二酚（EDP）、氢氧化四甲铵（TMAH）、和/或氢氧化钾（KOH）。

[0095] 作为前侧干式氧化物蚀刻376和各向异性硅蚀刻470的结果，多种像素结构可成为多种悬挂像素岛，各个悬挂像素岛可借助于一对支撑臂由相邻壁保持或悬挂。在一个实施方式中，例如，第一像素岛322可借助于第一左侧支撑臂324和第一右侧支撑臂323由第一壁351和第二壁353保持或悬挂。在另一实施方式中，例如，第二像素岛342可借助于第二左侧支撑臂344和第二右侧支撑臂343由第二壁353和第三壁355保持或悬挂。在又一实施方式中，例如，第三像素岛362可借助于第三左侧支撑臂364和第三右侧支撑臂363由第三壁355和第四壁357保持或悬挂。

[0096] 在该阶段，可完成微测辐射热计400的制造。微测辐射热计400可包括非制冷红外检测器阵列，该非制冷红外检测器阵列可由读取电路309控制和访问。非制冷红外检测器阵列可包括多个检测器像素，各检测器像素均可包括像素岛和壁。所述壁可形成用于悬挂像素岛的封闭阱结构。第一壁351和第二壁353可与基体层301一起形成第一封闭阱472。第一封闭阱472可限定凹腔，第一像素岛322可位于凹腔顶部上。第二壁353和第三壁355可与基体层301一起形成第二封闭阱474。第二封闭阱474可限定凹腔，第二像素岛342可位于凹腔顶部上。第三壁355和第四壁357可与基体层301一起形成第三封闭阱
476。第三封闭阱476可限定凹腔，第三像素岛362可位于凹腔顶部上

[0097] 依据最后封装和粘结，微测辐射热计400可经由多种前开口、或替代地经由可包括对红外线透明的基体硅的封闭阱接收和转换红外线。当微测辐射热计400适于倒装芯片式封装时，绝缘层302可作用为吸热层，其功能性特征可与图2A和2B所讨论的吸热层112的那些相似。在一个实施方式中，钛层、氮化钛层、和/或具有相似物理和化学性质的材料的层可沉积在呈倒装芯片配置的绝缘层302上，以改善绝缘层302的吸热特性。

[0098] 现在讨论用于制造具有一个或多个吸热伞膜的非制冷红外检测器的多种方法。图5A和5B示出根据本发明一实施方式的具有吸热伞膜510的红外检测器像素500的立体图和横截面图。红外检测器像素500可结合如图2A和2B所示的红外检测器像素200的所有结构性和功能性的特征。附加地，红外检测器像素500可包括吸热伞膜510，吸热伞膜510可形成在吸热层112的顶部上。

[0099] 吸热伞膜510可具有比吸热层112大的表面积。在一个实施方式中，例如，吸热伞膜510可延伸超出由吸热层112所限定的垂直空间，以覆盖第一支撑臂132和第二支撑臂134。在另一实施方式中，例如，吸热伞膜510可具有抬高的翼部，该抬高的翼部自通阱的顶部开口突伸，并延伸以覆盖通阱的部分。

[0100] 因为其较大表面积，故吸热伞膜510可增强非制冷红外检测器的接收和检测红外线的能力。这种增强可通过填充因子（filled factor）测定，填充因子可为伞膜510的表面积与通阱的横截面积的比率。如本文所讨论的，吸热伞膜510可获得例如从约80%到约95%范围内的填充因子。吸热伞膜510可由与吸热层112相似的材料制成。这样，用于制造红外检测器像素500的方法可为单一的，且它可与图3A-3H和4A-4F中讨论的方法相似。

[0101] 图6A-6F示出根据本发明一实施方式的被加工以形成具有吸热伞膜682和684的通阱式微测辐射热计680的制造厂限定的SOI-CMOS晶片（或“晶片”）600的横截面图。晶片600可与晶片300相似。例如，晶片600可包括基体层（硅支撑晶片）601、绝缘层602、以及若干氧化层607。附加地，晶片600可包括牺牲层（例如第一牺牲层628和/或第二牺牲层648）和伞膜层（例如第一伞膜层627和/或第二伞膜层647）。

[0102] 基体层601可由硅和/或其它半导体材料制成，且它可为绝缘层602和氧化层607提供基础。绝缘层602可由绝缘材料制成，绝缘材料例如为二氧化硅和/或氮化硅。当绝缘层602由氧化物材料制成时，绝缘层602可为埋氧（buried oxide，BOX）层。氧化层607可形成在绝缘层602的顶部上，用于覆盖多种结构（例如像素结构、壁结构和/或电路结构）和填充限定在上述多种结构之间的空间。此外，氧化层607可用于隔离各结构内的多种导电层和/或半导电层。一般而言，氧化层607的暴露侧可理解为前侧和/或顶侧，基体层601的暴露侧可理解为背侧和/或底侧。

[0103] 绝缘层602可限定用于在绝缘层602上支撑多种结构（例如像素结构、壁结构和/或电路结构）的多种区域。在一个实施方式中，例如，绝缘层602可限定第一壁区域611、第二壁区域612以及第三壁区域613。壁结构可在壁区域（例如，第一壁区域611、第二壁区域612和/或第三壁区域613）的一个或多个的顶部上发展形成。在另一实施方式中，例如，绝缘层602可限定第一像素区620和第二像素区640。各个像素区620和640可由一个或多个壁区域（例如，第一壁区域611、第二壁区域612和/或第三壁区域61）部分地或全部地围绕。

[0104] 第一壁结构可形成在第一壁区域611上。第一壁结构可包括第一像素间金属层654和第一像素间掩膜层651。第一像素间金属层654可用于在相邻像素结构之间往返传导电信号。第一像素间掩膜层651可覆盖和保护第一像素间金属层654和插入的氧化层
607。第一像素间掩膜层651可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第一像素间掩膜层651可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第一像素间掩膜层651可比第一像素间金属层654定位于更远离绝缘层602之处。

[0105] 第二壁结构可形成在第二壁区域612上。第二壁结构可包括第二像素间金属层655和第二像素间掩膜层652。第二像素间金属层655可用于在相邻像素结构之间往返传导电信号。第二像素间掩膜层652可覆盖和保护第二像素间金属层655和插入的氧化层
607。第二像素间掩膜层652可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第二像素间掩膜层652可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第二像素间掩膜层652可比第二像素间金属层655定位于更远离绝缘层602之处。

[0106] 第三壁结构可形成在第三壁区域613上。第三壁结构可包括第三像素间金属层656和第三像素间掩膜层653。第三像素间金属层656可用于在相邻像素结构之间往返传导电信号。第三像素间掩膜层653可覆盖和保护第三像素间金属层656和插入的氧化层
607。第三像素间掩膜层653可由抗干氧化蚀刻的材料制成。在一个实施方式中，例如，第三像素间掩膜层653可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第三像素间掩膜层653可比第三像素间金属层656定位于更远离绝缘层602之处。

[0107] 第一像素结构可形成在第一像素区620上，使得它可由第一和第二壁结构围绕。第一像素结构可包括第一二极管组621、第一像素内金属层625、以及第一像素内掩膜层
626。第一二极管组621可具有与二极管组140相似的功能性和结构性的特征。第一像素内金属层625可具有与二极管间金属板122相似的功能性和结构性的特征。第一像素内掩膜层626可覆盖和保护第一二极管组621、第一像素内金属层625、以及位于它们之间的氧化层607。第一像素内掩膜层626可由抗干式氧化物蚀刻的材料制成。在一个实施方式中，例如，第一像素内掩膜层626可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第一像素内掩膜层626可比第一像素内金属层625定位于更远离绝缘层602之处。

[0108] 第一牺牲层628的边缘可形成在覆盖支撑臂结构的氧化物层607的顶部上并且/或者邻近覆盖第一像素内金属层625的氧化物层607。其后，第一伞膜层627可形成在第一牺牲层628和覆盖第一像素内金属层625的氧化物层607的顶部上。依据在前侧和背侧上待执行的蚀刻类型，第一牺牲层628可由对基体层601、绝缘层602以及氧化物层607蚀刻抵抗的材料制成。在一个实施方式中，第一牺牲层628可由与全局金属-2层605相同的材料制成。在另一实施方式中，第一牺牲层628可由与第一像素内掩膜层626相同的材料制成。在又一实施方式中，第一牺牲层628可由与第一像素内金属层625相同的材料制成。

[0109] 第一牺牲层628可与第一像素内掩膜层626一起形成三明治型结构以保护第一伞膜层627。以此方式，第一牺牲层628可与第一像素内掩膜层626协作，以在蚀刻氧化物层607、绝缘层602以及基体层601之前和之中为第一伞膜层627提供结构上的支撑。

[0110] 第一伞膜层627可由用于接收红外线并将所接收的红外线转换成热的吸热材料制成。在一个实施方式中，第一伞膜层627可由与吸热层127相同的材料制成。在另一实施方式中，第一伞膜层627可由氧化物制成。在又一实施方式中，第一伞膜层627可由氮化物制成。依据第一牺牲层628的厚度而定，第一伞膜层627可具有延伸超过一个或多个壁结构高度的抬高翼部的边缘。有利地，抬高翼部可增强像素岛的吸热特性，而不会使像素岛的隔热特性劣化。

[0111] 第二像素结构可形成在第二像素区640上，使得它可由第二和第三壁结构围绕。第二像素结构可包括第二二极管组641、第二像素内金属层645、以及第二像素内掩膜层
646。第二二极管组641可具有与二极管组140相似的功能性和结构性的特征。第二像素内金属层645可具有与二极管间金属板122相似的功能性和结构性的特征。第二像素内掩膜层646可覆盖和保护第二二极管组641、第二像素内金属层645、以及位于它们之间的氧化层607。第二像素内掩膜层646可由抗干式氧化物蚀刻的材料制成。在一个实施方式中，例如，第二像素内掩膜层646可由铝、金、铜、钛和/或其它金属材料制成。一般而言，第二像素内掩膜层646可比第二像素内金属层625定位于更远离绝缘层602之处。

[0112] 第二牺牲层648的边缘可形成在覆盖支撑臂结构的氧化物层607的顶部上并且/或者邻近覆盖第二像素内金属层625的氧化物层607。其后，第二伞膜层647可形成在第二牺牲层648和覆盖第二像素内金属层645的氧化物层607的顶部上。依据在前侧和背侧上待执行的蚀刻类型，第二牺牲层648可由对基体层601、绝缘层602以及氧化物层607蚀刻抵抗的材料制成。在一个实施方式中，第二牺牲层648可由与全局金属-2层605相同的材料制成。在另一实施方式中，第二牺牲层648可由与第二像素内掩膜层646相同的材料制成。在又一实施方式中，第二牺牲层648可由与第二像素内金属层645相同的材料制成。

[0113] 第二牺牲层648可与第二像素内掩膜层646一起形成三明治型结构以保护第二伞膜层647。以此方式，第二牺牲层648可与第二像素内掩膜层646协作，以在蚀刻氧化物层607、绝缘层602以及基体层601之前和之中为第二伞膜层647提供结构上的支撑。

[0114] 第二伞膜层647可由用于接收红外线并将所接收的红外线转换成热的吸热材料制成。在一个实施方式中，第二伞膜层647可由与吸热层112相同的材料制成。在另一实施方式中，第二伞膜层647可由氧化物制成。在又一实施方式中，第二伞膜层647可由氮化物制成。依据第二牺牲层648的厚度而定，第二伞膜层647可具有延伸超过一个或多个壁结构高度的抬高翼部的边缘。有利地，抬高翼部可增强像素岛的吸热特性。

[0115] 一对支撑臂结构可邻近各个像素结构而形成。每个支撑臂结构均可定位于相应像素结构和相邻壁结构之间。与图2A和2B所示的第一和第二支撑臂132和134相似，该对支撑臂结构可提供像素结构与相邻壁结构之间的机械和电连接。各个支撑臂结构均可包括多晶硅电线和支撑臂掩膜层。多晶硅电线可用于形成像素结构与相邻的多个壁结构中的一个之间的电连接。支撑臂掩膜层可覆盖和保护多晶硅电线。

[0116] 晶片600可包括用于与一个或多个二极管组（例如，第一二极管组621和第二二极管组641）互相作用的读取电路609。读取电路609可配置成选择一个或多个二极管组、偏压所选择的二极管组、从所选择的二极管组接收传感信号、和/或放大所接收到的传感信号。为了与二极管组通信，读取电路609可与多种导电层线路连通，多种导电层例如为全局多晶硅层603、全局金属-1层604、全局金属-2层605、全局金属-3层606。一般而言，全局金属-3层606可用作用于保护晶片600的其它部分的掩膜层。例如，金属-3层606可用于在干式氧化物蚀刻过程中保护读取电路609。而且，金属-3层606可用于形成其它掩膜层中的任何一种，例如像素间掩膜层、像素内掩膜层和/或支撑臂掩膜层。

[0117] 参见图6B，第一背侧掩膜层660和第二背侧掩膜670可涂覆在晶片600的背侧上。第一背侧掩膜层660可由抗硅蚀刻的材料制成。在一个实施方式中，例如，第一背侧掩膜层
660可由氮化物制成。在另一实施方式中，例如，第一背侧掩膜层660可由氧化物制成。在又另一实施方式中，例如，第一背侧掩膜层660可由光阻材料制成。第二背侧掩膜670可由抗硅蚀刻、氧化物蚀刻和/或氮化物蚀刻的材料制成。在一个实施方式中，例如，第二背侧掩膜670可由光阻材料制成。

[0118] 第一背侧掩膜层660可限定多个第一孔671，各个第一孔671均可与一个像素区（例如，第一像素区620或第二像素区640）沿垂直方向对齐。多个第一孔671可用于引导硅基体层601的背侧的硅蚀刻，以仅移除与绝缘层602像素区沿垂直方向重叠的部分。

[0119] 第二背侧掩膜670可限定多个第二孔672，各个第二孔672均可与在一个支撑臂结构和相邻像素结构之间所限定的空间沿垂直方向对齐。多个第二孔672可用于引导硅基体层601的背侧硅蚀刻、绝缘层602的背侧绝缘蚀刻、以及氧化物层607的背侧氧化物蚀刻。多个第二孔672中的每一个均可用于引导氧化物层607的一部分和绝缘层602的一部分的移除，上述氧化物层607的一部分和绝缘层602的一部分均可形成于一个支撑臂结构和相邻像素结构之间。这样，各个第一孔671均可与一对第二孔672重叠，各个第一孔671可比各个第二孔672宽很多。

[0120] 在涂覆第一背侧掩膜660和第二背侧掩膜670之后，可执行第一背侧深干式蚀刻674。第一背侧深干式蚀刻674可蚀刻掉基体层601、绝缘层602和氧化物层607的未覆盖部分（即与第二背侧孔672对齐的部分）。第一背侧深干式蚀刻674可在牺牲层（例如第一牺牲层628和/或第二牺牲层648）处终止或停止。其后，可限定多种背侧隧道。在一个实施方式中，可在第一像素结构和相邻支撑臂结构之间限定第一左侧背侧隧道636和第一右侧背侧隧道637。在另一实施方式中，可在第二像素结构和相邻支撑臂结构之间限定第二左侧背侧隧道638和第二右侧背侧隧道639。

[0121] 参见图6C，在执行第一背侧深干式蚀刻674之后，可执行第二背侧掩膜移除676。在该阶段，晶片600的背侧可仅由第一背侧掩膜660覆盖。而且，前侧光阻掩膜673可被沉积以覆盖晶片600的输入-输出（I/O）垫608。光阻掩膜673可抗湿式金属蚀刻，使得它可用于保护I/O垫608的全局金属层。在一个实施方式中，可在执行任何前侧蚀刻之前沉积光阻掩膜673。在另一实施方式中，可在执行任何湿式金属蚀刻之前沉积光阻掩膜673。

[0122] 此外，可执行前侧干式蚀刻675，以移除氧化物层607的未受保护部分和绝缘层602的未受保护部分。如本文所公开的，未受保护部分可为未被任何掩膜层覆盖的部分。例如，定位在多个结构之间的部分可为未受保护部分。前侧干式蚀刻675的目的可为在像素结构与壁结构之间限定多个前像素空间。前侧干式蚀刻675可包括反应离子蚀刻（RIE）、反应离子束蚀刻（RIBE）、和/或化学辅助离子束蚀刻（CAIBE）。

[0123] 在制造厂限定的SOI-CMOS工艺过程中，可通过使用一个或多个金属层来执行多种掩膜层（例如像素掩膜、壁掩膜、支撑臂掩膜以及电路掩膜）。这样，可不需要附加的post-CMOS光刻工艺来限定这些掩膜层。因此，可以相对低的成本并且在相对短的时期内执行前侧氧化物蚀刻工艺。

[0124] 参见图6D，在执行第二背侧掩膜移除676之后，可执行第二背侧深干式蚀刻677。第二背侧深干式蚀刻677可蚀刻掉基体层601的未覆盖部分（即与第一背侧孔671对齐的部分）。第二背侧掩膜移除676可终止或停止在绝缘层602处。

[0125] 作为第二背侧深干式蚀刻677的结果，可在基体层601的内部并穿透基体层601限定第一背侧像素空间681和第二背侧像素空间683。第一背侧像素空间681和第二背侧像素空间683可与相应的第一像素区620和第二像素区640对齐，由此容许空气流通到第一像素结构和第二像素结构。第一深干式蚀刻674和第二深干式蚀刻677可各自为深反应离子蚀刻（DRIE）或其它类型的垂直硅蚀刻。

[0126] 在限定第一背侧像素空间681和第二背侧像素空间683之后，多个带状壁部可自绝缘层602的壁区延伸。例如，第一带状壁部615可自第一壁区611延伸；第二带状壁部616可自第二壁区612延伸；以及第三带状壁部617可自第三壁区613延伸。各个带状壁部可具有长宽比，该长宽比可限定为带状壁部的长度与带状壁部的宽度之比。为了改进非制冷红外检测器的隔热特征，可期望具有相对较大的长宽比。在一个实施方式中，例如，各个带状壁部可具有约10的长宽比。

[0127] 参见图6E，可执行湿式金属掩膜蚀刻678，以移除由一种或多种金属材料制成的多种层。这些层可包括但不限于保护掩膜（例如像素掩膜、壁掩膜以及支撑臂掩膜）以及牺牲层（例如第一牺牲层628和第二牺牲层648）。因为I/O垫608受前侧光阻掩膜673保护，因此下面的金属层可被保留而免于被蚀刻。而且，可在执行湿式金属掩膜蚀刻678之前或之后移除第一背侧掩膜660，以使晶片600的背侧空置出来。

[0128] 参见图6F，在执行前侧干式蚀刻675、第二背侧深干式蚀刻677以及湿式金属掩膜蚀刻678之后，多种像素结构可成为多种悬挂像素岛。各像素岛可借助于一对支撑臂由相邻壁保持或悬挂。在一个实施方式中，例如，第一像素岛622可借助于第一左侧支撑臂624和第一右侧支撑臂623由第一壁和第二壁保持或悬挂。在另一实施方式中，例如，第二像素岛642可分别借助于第二左侧支撑臂644和第二右侧支撑臂643由第二壁和第三壁保持或悬挂。

[0129] 在移除牺牲层之后，第一伞膜层627可成为第一吸热伞膜682，第二伞膜层可成为第二吸热伞膜684。第一吸热伞膜682和第二吸热伞膜684可增加相应的第一像素岛622和第二像素岛642的总红外接收面积（填充因子）。结果，第一吸热伞膜682和第二吸热伞膜684可分别增强第一像素岛622和第二像素岛642的灵敏度。

[0130] 当完成湿式金属掩膜蚀刻678时，可执行前侧光阻释放679，以释放前侧光阻掩膜673。在这个阶段，可完成通阱式微测辐射热计680的制造。微测辐射热计680可包括非制冷红外检测器阵列，该非制冷红外检测器阵列可由读取电路609控制和访问。非制冷红外检测器阵列可包括多个检测器像素，各检测器像素均可包括像素岛和多个壁。所述壁可形成用于悬挂像素岛的通阱。因此，微测辐射热计680可包括多个通阱，各个通阱可被一个吸热伞膜（例如第一吸热伞膜682和/或第二吸热伞膜684）部分地覆盖。而且，所述多个通阱中的每一个可具有与图3H中所述的通阱相似地结构和配置。

[0131] 依据最后封装和粘结，微测辐射热计680可经由多种前开口、或替代地经由多种背开口接收和转换红外线。当微测辐射热计680适于倒装芯片式封装时，绝缘层602可作用为吸热层，其功能性特征可与图2A和2B所讨论的吸热层112的那些相似.

[0132] 图7A-7B示出根据本发明一实施方式的被进一步加工以形成具有吸热伞膜760的封闭式微测辐射热计780的post-CMOS加工晶片（或“晶片”）700的横截面图。晶片700可为已接受到若干post-CMOS加工步骤的制造厂限定的SOI-CMOS晶片。在一个实施方式中，例如，晶片700可为在接受各向异性硅蚀刻之前已接受到前干式氧化物蚀刻的制造厂限定的SOI-CMOS晶片。在另一实施方式中，例如，晶片700可与如图4E所示并根据本文前述制造方法的已部分加工的晶片300相似。

[0133] 参见图7A，示出晶片70的单元区段。该单元区段可包括基体层701和诸如像素结构、壁结构以及支撑臂结构等多种结构。各个结构可定位在相应区的顶部上。在一个实施方式中，第一壁结构可形成在第一壁区710上，第二壁结构可形成在第二壁区750上。在另一实施方式中，像素结构可形成在像素区730上。在又一实施方式中，第一支撑臂结构可形成在第一支撑臂区720上，第二支撑臂结构可形成在第二支撑臂区740上。

[0134] 第一壁结构可包括第一壁埋氧层712、第一壁氧化层713以及第一壁金属层716。第二壁结构可包括第二壁埋氧层752、第二壁氧化层753以及第二壁金属层756。像素结构可定位于第一和第二壁结构之间。像素结构可包括像素埋氧层732、二极管组731、像素吸热层733、以及像素金属层735。

[0135] 第一支撑臂结构可定位于第一壁结构和像素结构之间。第一支撑臂结构可包括第一支撑臂埋氧层722、第一支撑臂氧化层723、以及第一支撑臂多晶硅层724。第二支撑臂结构可定位于第二壁结构和像素结构之间。第二支撑臂结构可包括第二支撑臂埋氧层742、第二支撑臂氧化层743、以及第二支撑臂多晶硅层744。位于各个壁结构、像素结构以及支撑臂结构内的部件的功能性特征和配置可与图3A和4A中讨论的相似。

[0136] 在前侧干式氧化物蚀刻中，这些结构可在横向上彼此隔离，不过它们仍旧附接到共用基体层701。根据本发明一实施方式，硅层770可沉积在已加工晶片700上以覆盖各种结构并填充进在这些结构之间限定的横向空间内。硅层770可包含诸如非晶硅的硅材料，所述硅材料可后续通过各向异性硅蚀刻而蚀刻掉。已沉积的硅层770可作用为牺牲层，其可为待沉积伞膜层760提供结构上的支撑。

[0137] 此外，已沉积的硅层770可限定待沉积伞膜层760的表面轮廓。在一个实施方式中，例如，如果期望平坦伞膜层760，则可沉积厚的硅层770，然后可通过化学机械平坦化（chemical mechanical planarization，CMP）工艺将该厚的硅层770平滑化。在另一实施方式中，例如，如果期望有褶皱的伞膜层760，则可沉积薄的硅层770，使得伞膜层760可依循下面结构的轮廓。

[0138] 为了形成伞膜层760与像素吸热层733之间的热接触，可在沉积伞膜层760之前，将已沉积的硅层770的一部分图案化并移除。例如，可移除沉积在像素吸热层733的顶表面上的已沉积的硅层770的部分。

[0139] 因此，伞膜层760可沉积在已沉积的硅层770上。伞膜层760可结合多种介电层和金属层以使像素吸热层733的特征阻抗匹配自由空间的特征阻抗。结果，伞膜层760可有助于最小化红外线的表面反射，这可增强非制冷红外检测器的灵敏度。伞膜层760可细分成一组伞膜，例如第一壁伞膜761、左臂伞膜762、像素（主）伞膜763、右臂伞膜764、以及第二壁伞膜765。

[0140] 可执行选择性蚀刻工艺以图案化伞膜层760。图案化可限定一个或多孔，用于引入各向异性硅蚀刻剂以移除硅层770并在基体层701内限定封闭阱。在一个实施方式中，例如，可限定第一伞膜孔711以从第一壁结构引入各向异性蚀刻剂。在另一实施方式中，可限定第二伞膜孔751以从第二壁结构引入各向异性蚀刻剂。第一伞膜孔711和第二伞膜孔751一起可设定伞膜层760的边界。第一伞膜孔711和第二伞膜孔751可为点状孔、扩大孔、线状孔、和/或具有多种尺寸和形状的孔。

[0141] 虽然图7A示出在单元区段内限定有两个孔，但根据本发明的多种实施方式，可在伞膜层760上限定多种数量的孔。为了加速各向异性硅蚀刻，例如，可在像素伞膜763、左臂伞膜762和/或右臂伞膜764上限定附加的伞膜孔。

[0142] 在限定伞膜孔之后，可开始各向异性硅蚀刻。如本文所公开的，各向异性硅蚀刻可与图4F能够所讨论的各向异性硅蚀刻470相似。因此，各向异性硅蚀刻可能不需要任何电化学蚀刻阻挡，这是因为绝缘层302可作用为惰性蚀刻阻挡件。

[0143] 因此，各向异性硅蚀刻可去除将多种受控电压施加到像素和基体层701的工艺，所述工艺可意图建立像素和基体层701之间的电势差。换言之，在各向异性硅蚀刻过程中，像素结构和基体层701可各自具有浮动电位。各向异性硅蚀刻470中所用的化学蚀刻剂可包括但不限于乙二胺邻苯二酚（EDP）、氢氧化四甲铵（TMAH）、和/或氢氧化钾（KOH）。

[0144] 如图7B所示，可在完成各向异性蚀刻之后，在基体层701内形成封闭阱773。封闭阱773可限定直接位于像素埋氧层732之下的凹腔（背侧隔离空间）774。凹腔774可提供像素岛与相邻壁之间的隔热，使得一个像素单元内的吸热不影响相邻像素单元的红外检测。

[0145] 已以说明性方式描述了本发明的示例性实施方式。因此，通篇所用术语应该以非限制方式理解。虽然本领域技术人员可以进行对本文教示的最小修改，但应该理解，意图限定在在此授权专利范围内的是合理落入在此贡献的技艺的进展范围内的所有这些实施方式，且该范围除了受所附权利要求及其等同方式限制外，将不受其它限制。

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