操作电荷捕捉非易失性存储器的方法及装置
阅读：959发布：2021-02-18
专利汇可以提供操作电荷捕捉非易失性存储器的方法及装置专利检索，专利查询，专利分析的服务。并且通过在 存储器 单元的衬底区域与存储器单元的源极区域及存储器单元的漏极区域中至少一个之间测量 电流 ，来操作一种具有电荷捕捉结构的存储器单元。当存储器单元结构的其它部分储存不相关的信息时，读取作业将不同部分的电荷捕捉结构之间的耦合减少。通过该读取作业，存储器单元的感测范围可以显著地改善。通过增加存储器单元上的净正电荷以擦除存储器单元，而通过增加存储器单元上的净负电荷以编程存储器单元。，下面是操作电荷捕捉非易失性存储器的方法及装置专利的具体信息内容。
1.一种操作一个存储器单元的方法，该存储器单元包括在衬底区域中的栅极、源极及漏极区域，且包含电荷捕捉结构及一个或多个介电结构，至少部分该介电结构位于该电荷捕捉结构及该栅极之间，且至少部分该介电结构位于该衬底区域及该电荷捕捉结构之间，该方法包括：施加读取偏压设置，以决定该电荷捕捉结构的一个电荷储存状态；测量流经该衬底区域与该源极区域及该漏极区域中至少一个之间的电流，以决定该电荷捕捉结构的该电荷储存状态；施加擦除偏压设置，以通过在该电荷捕捉结构中增加一个净正电荷，调整该电荷储存状态；以及施加编程偏压设置，以通过在该电荷捕捉结构中增加一个净负电荷，调整该电荷储存状态。
2、 如权利要求1所述的方法，其中该读取偏压设置、该擦除偏 压设置及该编程偏压设置中至少一个，是通过该存储器单元的该栅极 在该衬底区域施加一个第一个偏压，且通过该存储器单元的一个第二 栅极而在该衬底区域施加一个第二偏压。
3、 如权利要求1所述的方法，其中该读取偏压设置是在该衬底 区域与该源极区域及该漏极区域中的一个之间施加一个电位差，且使 该源极区域及该漏极区域中另一个浮动。
4、如权利要求1所述的方法，其中该读取偏压设置在该栅极与 该源极区域及该漏极区域中至少一个之间产生一个第一电压差，且在 该衬底区域与该源极区域及该漏极区域中至少一个之间产生一个第 二电压差，其中该第一电压差与该第二电压差产生足够能带间隧穿电 流供该测量使用，且该第一电压差与该第二电压差不会改变该电荷储 存状态。
5、 如权利要求1所述的方法，其中以流经该源极区域及该漏极 区域中至少一个的能带间电流控制该读取偏压设置。
6、 如权利要求1所述的方法，其中该衬底区域为在半导体衬底 中的一个阱区。
7、 如权利要求1所述的方法，其中所施加的该擦除偏压设置通 过来自衬底的直接空穴隧穿，增加该电荷捕捉结构的该净正电荷，而 调整该电荷储存状态。
8、 如权利要求1所述的方法，其中所施加的该擦除偏压设置通过能带间热空穴隧穿，增加该电 荷捕捉结构的该净正电荷，而调整该电荷储存状态。
9、 如权利要求1所述的方法，其中所施加的该擦除偏压设置通过从该电荷捕捉结构将电子射 出，增加该电荷捕捉结构的该净正电荷，而调整该电荷储存状态。•
10、 如权利要求1所述的方法，其中所施加的该编程偏压设置通过沟道热电子注入，增加该电荷 捕捉结构的该净负电荷，而调整该电荷储存状态。
11、 如权利要求l所述的方法，其中 所施加的该编程偏压设置通过沟道开始次级电子注入，增加 该电荷捕捉结构的该净负电荷，而调整该电荷储存状态。
12、 如权利要求1所述的方法，其中所施加的该编程偏压设置通过衬底热电子注入电流，增加该 电荷捕捉结构的该净负电荷，而调整该电荷储存状态。
13、 如权利要求1所述的方法，其中 所施加的该擦除偏压设置通过空穴注入，增加该电荷捕捉结构的该净正电荷，而调整该电荷储存状态；以及所施加的该编程偏压设置通过在该电荷捕捉结构及该衬底 区域之间的电子移动，增加该电荷捕捉结构的该净负电荷，而调整该 电荷储存状态。
14、 如权利要求1所述的方法，其中所施加的该擦除偏压设置通过空穴注入，增加该电荷捕捉结 构的该净正电荷，而调整该电荷储存状态；以及所实施的该编程偏压设置通过在该电荷捕捉结构及该栅极 之间的电子移动，增加该电荷捕捉结构的该净负电荷，而调整该电荷 储存状态。
15、 如权利要求l所述的方法，其中该电荷捕捉结构的该电荷储 存状态储存一位。
16、 如权利要求1所述的方法，其中该电荷捕捉结构的该电荷储 存状态储存多个位。
17、 一种非易失性存储器，包含： 衬底区域，包含源极及漏极区域； 一个或多个介电结构，该介电结构至少一部分在该电荷捕捉 结构及该衬底区域之间，且该介电结构至少一部分在该电荷捕捉结构 及一栅极电压源之间；栅极，在该栅极提供该栅极电压源；以及逻辑电路，施加读取偏压设置，以决定该电荷储存状态，测 量流经该衬底区域与该源极区域及该漏极区域中至少一个之间的电 流，以决定该电荷捕捉结构的该电荷储存状态，施加擦除偏压设置， 以通过在该电荷捕捉结构中增加一个净正电荷，调整该电荷储存状 态，及施加编程偏压设置，以通过在该电荷捕捉结构中增加一个净负 电荷，调整该电荷储存状态。
18、 如权利要求17所述的非易失性存储器，其中该非易失性存 储器还包括一个第二栅极，且该读取偏压设置、该擦除偏压设置及该 编程偏压设置中至少一个通过该存储器的该栅极而在该衬底区域施 加一个第一个偏压，通过该存储器的一个第二栅极而在该衬底区域施加一个第二偏压。
19、 如权利要求17所述的非易失性存储器，其中该读取偏压设 置在该衬底区域与该源极区域及该漏极区域中的一个之间施加一个 电压差，且使该源极区域及该漏极区域中另一个浮动。
20、 如权利要求17所述的非易失性存储器，其中该读取偏压设 置在该栅极与该源极区域及该漏极区域中至少一个之间以产生一个 第一电压差，且在该衬底区域与该源极区域及该漏极区域中至少一个 之间产生一个第二电压差，其中该第一电压差与该第二电压差产生用 于该测量的足够的能带间隧穿电流，而该第一电压差与该第二电压差 不会改变该电荷储存状态。
21、 如权利要求17所述的非易失性存储器，其中以流经该源极 区域及该漏极区域中至少一个的能带间电流控制该读取偏压设置。
22、 如权利要求17所述的非易失性存储器，其中所测量的电流 流经该衬底区域及该源极区域及该漏极区域中至少一个。
23、 如权利要求17所述的非易失性存储器，其中该衬底区域为 在半导体衬底中的阱区。
24、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该擦除偏压设置通过来自衬底的直接空穴隧穿，增 加该电荷捕捉结构的该净正电荷，而调整该电荷储存状态。
25、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该擦除偏压设置通过能带间热空穴隧穿，增加该电 荷捕捉结构的该净正电荷，而调整该电荷储存状态。
26、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行： .所施加的该擦除偏压设置通过从该电荷捕捉结构的电子射 出，增加该电荷捕捉结构的该净正电荷，而调整该电荷储存状态。
27、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该编程偏压设置通过沟道热电子注入，增加该电荷 捕捉结构的该净负电荷，而调整该电荷储存状态。
28、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该编程偏压设置通过沟道起始次级电子注入，增加 该电荷捕捉结构的该净负电荷，而调整该电荷储存状态。
29、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该编程偏压设置通过衬底热电子注入电流，增加该 电荷捕捉结构的该净负电荷，而调整该电荷储存状态。
30、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该擦除偏压设置通过空穴注入，增加该电荷捕捉结构的该净正电荷，而调整该电荷储存状态；以及所施加的该编程偏压设置通过在该电荷捕捉结构及该衬底 区域之间的电子移动，增加该电荷捕捉结构的该净负电荷，而调整该 电荷储存状态。
31、 如权利要求17所述的非易失性存储器，其中该逻辑电路执行：所施加的该擦除偏压设置通过空穴注入，增加该电荷捕捉结构的该净正电荷，而调整该电荷储存状态；以及所施加的该编程偏压设置通过在该电荷捕捉结构及该栅极 之间的电子移动，增加该电荷捕捉结构的该净负电荷，而调整该电荷 储存状态。
32、 如权利要求17所述的非易失性存储器，其中该电荷捕捉结 构的该电荷储存状态储存一位。
33、 如权利要求17所述的非易失性存储器，其中该电荷捕捉结 构的该电荷储存状态储存多个位。
34、 一种制造非易失性存储器的方法，包括： 提供衬底区域，该衬底区域包含源极及漏极区域•， 提供底介电层，与该衬底区域耦合；提供电荷捕捉结构，与该底介电层耦合，且具有对应该源极 及漏极区域的部分，每一个所述部分具有电荷储存状态； 提供顶介电层，与该电荷捕捉结构耦合； 提供栅极，与该顶介电层耦合；以及提供逻辑电路，施加读取偏压设置，以决定该电荷储存状态， 测量流经该衬底区域与该源极区域及该漏极区域中至少一个之间的 电流，以决定该电荷捕捉结构的该电荷储存状态。
35、 一种非易失性存储器集成电路，包含：存储器阵列，包含复数个存储器单元，每一个该存储器单元包含：衬底区域，包含源极及漏极区域； 电荷捕捉结构，具有一种电荷储存状态； 一个或多个介电结构，该介电结构至少一部份在该电荷捕捉结构及该衬底区域之间，且该介电结构至少一部份在该电荷捕捉结构及一个栅极电压源之间；逻辑电路，施加读取偏压设置，以决定该电荷储存状态， 测量流经该衬底区域与该源极区域及该漏极区域中至少一个之间的 电流，以决定该电荷捕捉结构的该电荷储存状态，施加擦除偏压设置， 以通过在该电荷捕捉结构中增加一个净正电荷，调整该电荷储存状 态，及施加编程偏压设置，以通过在该电荷捕捉结构中增加一个净负 电荷，调整该电荷储存状态。
操作电荷捕捉非易失性存储器的方法及装置
技术领域
本发明涉及电可擦可编程非易失性存储器，尤其是涉及具有偏压
设置的电荷捕捉(charge trapping)的存储器，其对于读取不同位置的存 储器单元的电荷捕捉结构相当灵敏。
现有技术
目前电可擦可编程非易失性存储器技术中，以应用在各个领域的 电荷储存结构，如公知的电可擦可编程只读存储器(EEPROM)及闪存 为主，而一些存储器单元结构可用于电可擦可编程只读存储器及闪 存。随着集成电路的尺寸縮小，以电荷捕捉介电材料层为主的存储器 单元结构因其可批量生产且制作程序简单，渐渐受到瞩目。以电荷捕 捉介电材料层为主的各种存储器单元结构，如包含公知技术中工业名 称为PHINES、 NROM及SONOS的结构，这些存储器单元结构通过 将电荷捕捉至电荷捕捉介电层(如氮化硅层)而储存信息，而当捕捉到 相当多的净负电荷时，存储器单元的临界电位将会增加。可通过从电 荷捕捉层移除净负电荷或加入净正电荷至电荷捕捉层而降低存储器 单元的临界电位。
一般的存储器单元依靠反向读取作业来决定存储器结构的内容， 然而，即使只关注一部份电荷捕捉结构的信息，反向读取技术实际上 会与电荷捕捉结构的多个位置耦合。这样的依赖性限制了电荷捕捉结 构，如非易失性存储器的使用，使得反向读取技术所测得的电流感测 范围(seiisiiig window)縮小，极可能只有少数的信息储存在电荷捕捉结 构。
能量消耗是另一个可以改善的部分。便携式电子装置，如音乐播 放器、手机及无线装置，其中可使用的能量来源有限。反向读取作业 是一种能量流失的来源，造成能量消耗，而此类能量消耗会类似地发 生在读取作业中，而读取作业依赖横向电流流经存储器单元中沟道的 程度。
因此，需要一种非易失性存储器单元，在只有一部份电荷捕捉结 构储存有关的信息时，可以读取，但不会实际上与电荷捕捉结构的多 个位置耦合。另外，也需要一种与反向读取作业相比可以降低能量消 耗的读取作业。
设置的电荷捕捉(charge trapping)的存储器，其对于读取不同位置的存 储器单元的电荷捕捉结构相当灵敏。
现有技术
目前电可擦可编程非易失性存储器技术中，以应用在各个领域的 电荷储存结构，如公知的电可擦可编程只读存储器(EEPROM)及闪存 为主，而一些存储器单元结构可用于电可擦可编程只读存储器及闪 存。随着集成电路的尺寸縮小，以电荷捕捉介电材料层为主的存储器 单元结构因其可批量生产且制作程序简单，渐渐受到瞩目。以电荷捕 捉介电材料层为主的各种存储器单元结构，如包含公知技术中工业名 称为PHINES、 NROM及SONOS的结构，这些存储器单元结构通过 将电荷捕捉至电荷捕捉介电层(如氮化硅层)而储存信息，而当捕捉到 相当多的净负电荷时，存储器单元的临界电位将会增加。可通过从电 荷捕捉层移除净负电荷或加入净正电荷至电荷捕捉层而降低存储器 单元的临界电位。
一般的存储器单元依靠反向读取作业来决定存储器结构的内容， 然而，即使只关注一部份电荷捕捉结构的信息，反向读取技术实际上 会与电荷捕捉结构的多个位置耦合。这样的依赖性限制了电荷捕捉结 构，如非易失性存储器的使用，使得反向读取技术所测得的电流感测 范围(seiisiiig window)縮小，极可能只有少数的信息储存在电荷捕捉结 构。
能量消耗是另一个可以改善的部分。便携式电子装置，如音乐播 放器、手机及无线装置，其中可使用的能量来源有限。反向读取作业 是一种能量流失的来源，造成能量消耗，而此类能量消耗会类似地发 生在读取作业中，而读取作业依赖横向电流流经存储器单元中沟道的 程度。
因此，需要一种非易失性存储器单元，在只有一部份电荷捕捉结 构储存有关的信息时，可以读取，但不会实际上与电荷捕捉结构的多 个位置耦合。另外，也需要一种与反向读取作业相比可以降低能量消 耗的读取作业。
发明内容
本发明提供一种存储器单元、 一种运行存储器单元的方法、包含 此种存储器单元的集成电路的结构。
根据本发明所描述的技术， 一个非易失性存储器包含具有源极及 漏极区域的衬底区域，具有电荷储存状态的电荷捕捉结构，一或多个 介电结构及提供栅电位的栅极。介电结构邻近于电荷捕捉结构，使得 一部份介电结构在电荷捕捉结构及衬底区域之间， 一部份介电结构在 电荷捕捉结构与门电压源之间。
逻辑电路实施一种读取偏压设置，以决定非易失存储器的一电荷 储存状态。逻辑电路测量流经衬底区域与源极区域/漏极区域之间产 生的电流。因此，该测得电流与另一流经测量的存储器单元的源极区 域及漏极区域的读取作业电流不同。逻辑电路实施擦除偏压设置，以 在电荷捕捉结构中增加一个净正电荷，且实施编程偏压设置，以在电 荷捕捉结构中增加一净负电荷。
在一实施例中，非易失性存储器单元具有一分裂栅的设计且包含 一个第二栅极。在存储器作业中，每一个不同的栅极对衬底区域施加
一个偏压。
因为读取作业不霈要流经測量的存储器单元的源极区域及漏极
区域的电流，因此，读取偏压设置允许源极区域及漏极区域的其中一 个区域可以是浮动的，而源极区域及漏极区域的另一个区域则有偏 压，以与衬底区域之间产生一电位差。
流经源极区域和/或漏极区域与衬底区域之间的测量电流包含至 少一个能隙间隧穿电流，流经衬底区域与源极区域及漏极区域，以决 定电荷储存状态。为了降低流经源极区域和/或漏极区域与衬底区域 之间的测量电流，读取偏压设置在栅极与源极区域和/或漏极区域之 间产生一个第一电位差，而在源极区域和/或漏极区域与衬底区域之 间产生一个第二电位差。
栅极与源极区域及漏极区域中至少一个的电位差产生电场，并在
同一区域产生带弯曲(bandbending)。带弯曲的程度受电荷捕捉结构的 电荷储存状态的影响，使得在源极区域及漏极区域中至少一个的能带 间隧穿电流因电荷储存状态而改变。在一些实施例中，偏压设置在衬 底区域与源极区域及漏极区域之一之间施加一个偏压电位差，而使源 极区域及漏极区域的另一个浮动。该一个偏压设置产生对应源极区域 的一部分电荷捕捉结构与对应于漏极区域的一部份电荷捕捉结构实 质上相耦合。决定电荷捕捉结构的电荷储存状态的电流测量，实质上 与对应漏极区域的电荷捕捉结构的电荷储存状态无关，反之亦然。
在一些实施例中，衬底区域为在半导体衬底中的阱。在另一实施 例中，衬底区域仅为半导体衬底。
在一些实施例中，逻辑电路实施擦除偏压设置，以通过在电荷* 捉结构中增加净正电荷，调整电荷储存状态，以及实施编程偏压设置， 以通过在电荷捕捉结构中增加净负电荷，调整电荷储存状态。通过空 穴注入电流机制，如能带间热空穴隧穿及来自衬底的直接空穴隧穿， 以增加电荷捕捉结构中的净正电荷。虽然效益较小，从电荷捕捉结构 中电子射出也能增加电荷捕捉结构中的净正电荷。由电流机制，如电 子隧穿、Flower-Nordheim隧穿、衬底热电子注入、沟道热电子注入 电流及沟道起始次级电子注入，以增加电荷捕捉结构中的净负电荷。
前述技术的其它实施例包含一种测量流经衬底区域与源极区域/ 漏极区域之间的电流的方法，以及根据前述的技术制造非易失性存储
器的方法。
不同的实施例包含具有n沟道的存储器单元、具有p沟道的存储 器单元或具有n沟道的存储器单元及具有p沟道的存储器单元。
通过参考下列附图、实施方法及权利要求书将可了解本发明的其 它方面及优点。
根据本发明所描述的技术， 一个非易失性存储器包含具有源极及 漏极区域的衬底区域，具有电荷储存状态的电荷捕捉结构，一或多个 介电结构及提供栅电位的栅极。介电结构邻近于电荷捕捉结构，使得 一部份介电结构在电荷捕捉结构及衬底区域之间， 一部份介电结构在 电荷捕捉结构与门电压源之间。
逻辑电路实施一种读取偏压设置，以决定非易失存储器的一电荷 储存状态。逻辑电路测量流经衬底区域与源极区域/漏极区域之间产 生的电流。因此，该测得电流与另一流经测量的存储器单元的源极区 域及漏极区域的读取作业电流不同。逻辑电路实施擦除偏压设置，以 在电荷捕捉结构中增加一个净正电荷，且实施编程偏压设置，以在电 荷捕捉结构中增加一净负电荷。
在一实施例中，非易失性存储器单元具有一分裂栅的设计且包含 一个第二栅极。在存储器作业中，每一个不同的栅极对衬底区域施加
一个偏压。
因为读取作业不霈要流经測量的存储器单元的源极区域及漏极
区域的电流，因此，读取偏压设置允许源极区域及漏极区域的其中一 个区域可以是浮动的，而源极区域及漏极区域的另一个区域则有偏 压，以与衬底区域之间产生一电位差。
流经源极区域和/或漏极区域与衬底区域之间的测量电流包含至 少一个能隙间隧穿电流，流经衬底区域与源极区域及漏极区域，以决 定电荷储存状态。为了降低流经源极区域和/或漏极区域与衬底区域 之间的测量电流，读取偏压设置在栅极与源极区域和/或漏极区域之 间产生一个第一电位差，而在源极区域和/或漏极区域与衬底区域之 间产生一个第二电位差。
栅极与源极区域及漏极区域中至少一个的电位差产生电场，并在
同一区域产生带弯曲(bandbending)。带弯曲的程度受电荷捕捉结构的 电荷储存状态的影响，使得在源极区域及漏极区域中至少一个的能带 间隧穿电流因电荷储存状态而改变。在一些实施例中，偏压设置在衬 底区域与源极区域及漏极区域之一之间施加一个偏压电位差，而使源 极区域及漏极区域的另一个浮动。该一个偏压设置产生对应源极区域 的一部分电荷捕捉结构与对应于漏极区域的一部份电荷捕捉结构实 质上相耦合。决定电荷捕捉结构的电荷储存状态的电流测量，实质上 与对应漏极区域的电荷捕捉结构的电荷储存状态无关，反之亦然。
在一些实施例中，衬底区域为在半导体衬底中的阱。在另一实施 例中，衬底区域仅为半导体衬底。
在一些实施例中，逻辑电路实施擦除偏压设置，以通过在电荷* 捉结构中增加净正电荷，调整电荷储存状态，以及实施编程偏压设置， 以通过在电荷捕捉结构中增加净负电荷，调整电荷储存状态。通过空 穴注入电流机制，如能带间热空穴隧穿及来自衬底的直接空穴隧穿， 以增加电荷捕捉结构中的净正电荷。虽然效益较小，从电荷捕捉结构 中电子射出也能增加电荷捕捉结构中的净正电荷。由电流机制，如电 子隧穿、Flower-Nordheim隧穿、衬底热电子注入、沟道热电子注入 电流及沟道起始次级电子注入，以增加电荷捕捉结构中的净负电荷。
前述技术的其它实施例包含一种测量流经衬底区域与源极区域/ 漏极区域之间的电流的方法，以及根据前述的技术制造非易失性存储
器的方法。
不同的实施例包含具有n沟道的存储器单元、具有p沟道的存储 器单元或具有n沟道的存储器单元及具有p沟道的存储器单元。
通过参考下列附图、实施方法及权利要求书将可了解本发明的其 它方面及优点。
具体实施方式
图1A为电荷捕捉存储器单元的简图，示出在一个对应于源极端 的电荷捕捉结构(charge trapping structure)部分来执行的读取作业。P 型掺杂衬底区域170包含n+掺杂源及漏极区域150及160。其余的存 储器单元包含位于衬底上的底介电结构140、位于底介电结构140(底 氧化层)上的电荷捕捉结构130、位于电荷捕捉结构130上的顶介电结 构120(顶氧化层)、及位于氧化结构(应为顶介电结构)120上的栅极 110。典型的顶介电结构包含约5到10纳米厚的二氧化硅及氮氧化硅， 或其它类似的高介电常数材料，如三氧化二铝(八1203)。典型的底介电 结构包含约3到10纳米厚的二氧化硅及氮氧化硅，或其它类似的高 介电常数材料。典型的电荷捕捉结构包含约3到9纳米厚的氮化硅， 或其它类似的高介电常数材料，如三氧化二铝"1203)、 二氧化铪(Hf02) 及其它。
类似SONOS存储器的存储器单元包含如厚度在2纳米至10纳 米的底氧化层、厚度在2纳米至10纳米的电荷捕捉层及厚度在2纳 米至15纳米的顶氧化层。其它电荷捕捉存储器单元为PHINES及 NROM。
在一些实施例中，栅极材料所具有功函数大于n型硅的本征功函 数(intrinsic work fiinction)或大于约4.1电子伏特(eV)优选为大于4.25 电子伏特(eV)，举例来说大于5电子伏特(eV)。典型的栅极材料包含p型多晶硅、氮化钛(TiN)、铂(Pt)及其它高功函数的金属及材料。其 它适于本技术实施例的其它材料包含但不限定于钌(Ru)、铱(Ir)、镍(Ni) 及钴(Co)金属，包含但不限定于钌-钛(Ru-Ti)、镍-钛(Ni-T(应为Ti)) 的金属合金、金属氮化物及包含但不限定于二氧化钌(Ru02)的金属氧 化物。和典型的n型多晶硅栅极相比，高功函数的栅极材料会造成较 高的电子隧穿的注入势垒。具有二氧化硅且作为顶介电结构的n型多 晶硅的栅极的注入势垒约为3.15电子伏特(eV)。因此，本发明的实施 例中，栅极及顶介电层所使用的材料具有高于3.15电子伏特(eV)的注 入势垒，如高于约3.4电子伏(eV)，优选高于4电子伏特(eV)。对于 具有二氧化硅顶介电层的p型多晶硅栅极，其注入势垒约为4.25电 子伏特(eV)，而与具有二氧化硅顶介电层的n型多晶硅栅极相关，汇 聚(converged)单元产生的临界值会降至约2伏特(V)。
在图1A中，存储器单元的源极端将加入的电子储存，如从栅极
110或衬底170,经由沟道重设作业注入电子、Flower-Nordheim隧道，
或其它电荷移动程序，如沟道热电子注入或沟道起始次级电子注入。 存储器单元的漏极端则将加入的空穴储存，如透过能带间
(band-to-band),将空穴注入电荷捕捉结构130的漏极端。
图1A的偏压设置是提供给读取电荷捕捉结构130的源极端，其 栅极110的电压为-10伏特(V),源极150的电压为2伏特(V)，漏极 160的电位是浮动的(floating)，而衬底170的电位为0伏特(V)。图1B 的存储器单元类似于图ia的存储器单元，除了图1B中读取作业是
在电荷捕捉结构的漏极端执行而非源极端执行。在图1B的偏压设置 是提供给读取电荷捕捉结构130的漏极端，栅极110的电压为-10伏 特(V),源极150的电位是浮动的，漏极160的电压为2伏特(V)，而 衬底170的电位为0伏特(V)。在各终端间决定偏压的设置，使得能 带能有效地弯曲而在n+掺杂源极150(图1A)中或在n+掺杂漏极 160(图1B)中产生能带间电流，但是仍维持衬底170及源极150(图1A) 或漏极160(图1B)间具有足够低的电位差，使编程或擦除不会发生， 参照对图3A、图3B、图4A、图4B、图7A及图7B的描述。
在图1A及图IB中的偏压设置，p掺杂的衬底170与n+掺杂源 极150或在n+掺杂漏极160间的接合区域显示反向偏压p-n接合的特 性。然而，栅极电位产生足够弯曲的能带，使得n+掺杂源极150(图 1A)或n+掺杂漏极160(图1B)产生能带间隧穿。在源极150或在漏极 160的高掺杂浓度、空间电荷区域产生的髙电荷密度及空间电荷区域 伴随的短长度(空间电荷区域上的电位改变)，提供窄能带弯曲。价带 (valence band)上的电子穿过禁带能隙（forbidden gap)至导带 (conductionband),且向下漂移至势垒(potentialhill)，比n+掺杂源极 150(图1 A)或n+掺杂漏极160(图1B)还要深。类似的情况，空穴向上 漂移至势垒，远离n+掺杂源极150(图1A)或n+掺杂漏极160(图1B)，
且朝向p型衬底no。
栅极U0的电位通过底介电结构140(底氧化层)而控制部分衬底 170的电位，之后，部分衬底170的电位通过底介电结构140(底氧化 层)控制底介电结构140(底氧化层)与n+掺杂源极150(图1A)或n+掺 杂漏极160(图1B)间能带的弯曲程度。当栅极110的电位变得更负 (negative)时，通过底介电结构140(底氧化层)控制的部分衬底170的 电位变得更负，使得n+掺杂源极150(图1A)或n+掺杂漏极160(图1B) 能带弯曲得更深。由于下列原因的结合，造成越多的能带间电流流 动：l)在弯曲能带的一侧上被占据的电子能级与弯曲能带的另一侧 上未被占据的电子能级之间的重叠增力ft以及2)被占据的电子能级与 未被占据的电子能级之间的势垒宽度变窄(Sze, 1981年的半导体器件 物理学，尸一/cs o/ Se/m-co/w/M"or Dev/ce)。
如前述，电荷捕捉结构130的漏极端被相对多的空穴所占据，与 电荷捕捉结构130的漏极端相比，电荷捕捉结构130的源极端反而被 相对多的电子所占据。因此，根据高斯定律(Gauss'sLaw),当施加-10 伏特(V)于栅极110,相对于漏极端，在源极端上底介电结构140(底氧 化层)上的偏压较负。因此，相对于供读取电荷捕捉结构130漏极端 且在图1B示出的偏压设置的漏极160及衬底170之间的电流流动， 用于读取电荷捕捉结构130源极端且在图1A示出的偏压设置的源极
150及衬底170之间有更多的电流流动。
在图1A及图1B示出的用于读取的偏压设置与在图3A、图3B、 图4A及图4B示出的用于可擦可编程的偏压设置之间的差异，显示 出精细的(careM)平衡。对于读取而言，源极区域及漏极区域之间的 电位差应不会产生大量能运送隧穿氧化物的载流子并影响电荷储存 的状态，相对地，对于可擦可编程而言，源极区域及漏极区域之间的 电位差足以产生大量能运送隧穿氧化物的载流子并且会影响电荷储 存的状态。
图2A示出一典型非易失性存储器单元的感测范围图。在图2A 中，因为第二位效应(second bit effect),使反向读取作业的存储器单 元250具有相对窄的感测范围。在时间间隔230期间，当第一位进行 编程，第一位210的读取电流曲线将从较最低阶260升至高阶264， 因而在时间间隔230期间，第一位210的编程实质影响第二位220的 读取电流曲线，使其从最低阶260降至低阶262。在时间间隔240期 间，当第二位进行编程，第二位220的读取电流曲线将从低阶262升 至最髙阶266，因而在时间间隔240期间，第二位220的编程实质影 响第一位210的读取电流曲线，使其从高阶264升至最高阶266。因 此，在存储器单元的一位执行反向读取作业时，产生的读取电流实质 受其它位的编程或擦除的状态影响。这是因为在反向读取作业期间， 提供的栅极电位会使得抵抗其它位空乏及反转变得更为困难，且撞击 穿过其它位下方的部分衬底。
图2B示出在存储器单元的电荷捕捉结构的其它区域执行编程作 业时，存储器单元的感测范围。在图2B的附图中，第一及第二电荷 捕捉部分执行编程。曲线210代表第一电荷捕捉部分的读取电流，而 曲线220代表第二电荷捕捉部分的读取电流。图2B所示出的感测范 围是相对宽的，这是因为对于第一终端或第二终端而言，能带间读取 作业是局部的(local)。在第一电荷捕捉部分执行的能带间读取作业造 成读取电流对于第二电荷捕捉部分的逻辑状态相对不灵敏，且在第二 电荷捕捉部分执行的能带间读取作业造成读取电流对于第一电荷捕
捉部分的逻辑状态相对不灵敏。该能带间读取作业相对没有反向读取 作业的第二电荷捕捉部分效应的特征，其中，在电荷捕捉结构的一端 执行的读取作业造成读取电流相对取决于电荷捕捉结构另一端所储 存的信息。
每一电荷捕捉部分储存一个位或多个位。举例来说，如果电荷捕 捉部分储存两个位，则有四个不连续的电荷值。
图3A及图3B为电荷捕捉存储器单元的简单图示，其示出在电 荷捕捉结构的不同部分执行沟道热电子注入。在图3A的偏压设置为 用于加入电子134至电荷捕捉结构130之源极端，栅极110的电压为 10伏特(V),源极150的电压为5伏特(V)，漏极160的电位为0伏特 (V)，而衬底170的电位为0伏特(V)。图3B的存储器单元类似于图 3A的存储器单元，除了图3B中加入电子134至电荷捕捉结构130 的漏极端而非源极端。在图3B的偏压设置中，栅极110的电压为10 伏特(V),源极150的电位为0伏特(V)，漏极160的电压为5伏特(V) 而衬底170的电位为0伏特(V)。
图4A及图4B为电荷捕捉存储器单元的简单图示，其示出在电 荷捕捉结构的不同部分执行能带间热空穴注入。在图4A的偏压设置 是用于加入空穴434至电荷捕捉结构130的源极端，栅极110的电压 为-6伏特(V)，源极150的电位为0伏特(V)，漏极160的电压为5伏 特(V),而衬底170的电位为0伏特(V)。图4B的存储器单元类似于 第四A图的存储器单元，除了图4B中加入空穴433(应为434)至电荷 捕捉结构的漏极端而非源极端。在图4B的偏压数组中，栅极110的 电压为-6伏特(V)，源极150的电压为5伏特(V)，漏极160的电位为 O伏特(V)，而衬底170的电位为0伏(V)。在图4A及图4B所示出的 简单示图中，电荷捕捉结构中储存的电荷433，象征性地显示电子小 于空穴，以显示被注入的空穴已擦除先前编程的空穴。
在一些实施例中，编程表示通过加入空穴至电荷捕捉结构或从电 荷捕捉结构移除电子，使储存于电荷捕捉结构的净电荷变为正，而擦除表示从电荷捕捉结构移除空穴或加入电子至电荷捕捉结构，使储存 于电荷捕捉结构的净电荷变为负。然而，在其它实施例中，编程表示 使储存于电荷捕捉结构的净电荷变为负，擦除表示使储存于电荷捕捉 结构的净电荷变为正。可以使用多种电荷移动机制，如能带间隧穿引 发热载体注入、电场引发隧穿、沟道热载体注入、沟道起始衬底载体 注入及来自衬底的直接隧穿。
图5、 6为在一行非易失性存储器单元执行的擦除作业图，非易 失性存储器单元以或非门(NOR)设置而相互连接。在图5的偏压设置 是用于擦除NOR存储器行，字线510、 520、 530及540的电压为-8 伏特(V)，位线504及506的电位是浮动的，而衬底502的电压为10 伏特(V)。在图6的偏压设置是用于擦除NOR存储器行，字线510、 520、 530及540的电压为8伏特(V),位线504及506的电位是浮动 的，而衬底502的电压为-10伏特(V)。图5及图6中的偏压设置不同 在于：图5中电子以各方向从栅极隧穿到衬底，而在图6中则从衬底 隧穿到栅极。
图7A及图7B为电荷捕捉存储器单元的简图，其示出对应于图5 、 6而在电荷捕捉结构执行擦除作业。在图7A的偏压设置是用于擦除 存储器单元，栅极110的电压为-8伏特(V)，源极150和漏极160的 电位是浮动的，而衬底170的电压为10伏特(V)。图7A的擦除作业 是对应图5 NOR存储器行的擦除作业。除了电子移动的方向之外， 图7B的存储器单元类似于图7A的存储器单元。在图7B的偏压设置 中，栅极IIO的电压为8伏特(V),源极150和漏极160的电位是浮 动的，而衬底170的电压为-10伏特(V)。图7B的擦除作业是对应图 6 NOR存储器行的擦除作业。图7A、图7B的擦除作业与图3A、图 3B的电子注入作业为相互替代的电子移动机制。
图8及图9为在一行非易失性存储器单元执行的编程作业图，非 易失性存储器单元以NOR设置而相互连接。在图8的偏压设置中， 字线510、 530及540的电位为0伏特(V)，字线520的电压为-5伏特 (V)，位线504的电位是浮动的或零，位线506的电压为5伏特(V)，
而衬底502的电位为0伏特(V)。图中象征性地显示空穴从位线506 编程为字线520控制的存储器单元。在图9的偏压设置中，位线504 及506切换，使得位线504(应为506)的电位是浮动的或零，位线504(应 为506)的电压为5伏特(V)。图中象征性地显示空穴从位线504编程 为字线520控制的存储器单元。因此，位线的偏压设置控制用于特定 存储器单元编程的部分电荷捕捉结构。加入空穴至图4A及图4B中 的单一单元的作业，是类似于图8、 9N0R连接的存储器行执行的编 程作业。
图10及图11为在一行非易失性存储器单元执行的读取作业图， 非易失性存储器单元以NOR设置而相互连接。在图10的偏压设置中， 字线510、 530及54O的电位为0伏特(V)，字线520的电压为-10伏 特(V)，位线504的电压为2伏特(V),位线506的电位是浮动的或零， 而衬底502的电位为0伏特(V)。图中象征性地显示电流从位线504 通过由字线520控制的存储器单元的节点，流至衬底502。在图11 的偏压设置中，位线的电位切换，使得位线504的电位是浮动的或零， 位线506的电位为2伏特(V)。图中象征性地显示电流从位线506经 过由字线520控制的存储器单元的节点，流至衬底502。因此，位线 的偏压设置控制用于特定存储器单元编程的部分电荷捕捉结构。在图 1A及图1B的单一单元执行的读取作业，是类似于图10及图11 NOR 连接的存储器行执行的读取作业。
图12及图13为在非易失性存储器单元执行的擦除作业图，非易 失性存储器单元以虚拟接地阵列(virtual ground array)设置而相互连 接。在图12的偏压设置中,字线1210、 1220、 1230及1240的电压 为-8伏特(V)，位线1203、 1204、 1205及1206的电位是浮动的，而 衬底1202的电压为IO伏特(V)。除了电子移动的方向之外，图13的 虚拟接地阵列类似于图12的虚拟接地阵列。在图13的偏压阵列中， 字线1210、 1220、 1230及1240的电压为8伏特(V)，位线1203、 1204、 1205及1206的电位是浮动的，而衬底1202的电压为-10伏特(V)。 图7A的擦除作业对应图12虚拟接地阵列的擦除作业，图7B的擦除
作业对应图13虚拟接地阵列的擦除作业。
图14为在虚拟接地阵列设置的非易失性存储器单元执行的编程 作业图。在图14的偏压设置中，字线1210、 1230及1240的电位为 0伏(V),字线1220的电压为-5伏特(V)，位线1203、 1204及1206 的电位是浮动的，位线1206(应为1205)的电压是为5伏特(V)，而衬 底1202的电位为0伏特(V)。图中象征性地显示空穴从位线1205编 程为字线1220及位线1205控制的存储器单元的一部份。图4A及图 4B中加入空穴的作业类似于图14的编程作业。
图15为在虚拟接地阵列的非易失性存储器单元执行的读取作业 图。在图15的偏压设置中，字线1210、 1230及1240的电位为0伏 特(V),字线1220的电压为-10伏特(V),位线1204的电压是为2伏 特(V),位线1203、 1205及1206的电位是浮动的，而衬底1202的电 位为0伏特(V)。图中象征性地显示电流从位线1204经过由字线1220 及位线1204控制的存储器单元，流至衬底1202。图1A及图1B中的 读取作业类似于图15的读取作业。在一些实施例中，为读取所有位 线的子集。
图16及图17为在非易失性存储器单元阵列执行的擦除作业图， 非易失性存储器单元阵列相互连接并设置为串联的单元行。在图16 的偏压设置中，字线1620、 1630、 1640、 1650、 1660、 1670及1680 的电压为-20伏特(V),字线1610及1690的电位是浮动的，位线1603、 1604、 1605、 1606及1607的电位是浮动的，而衬底1602的电压为 10伏特(V)。除了电子移动的方向，图17的存储器单元类似于图16 的存储器单元。在图17的偏压阵列中，字线1620、 1630、 1640、 1650、 1660、 1670及1680的电位为0伏特(V)，字线1610及1690的电位是 浮动的，位线腦、1604、 1605、 1606及1607的电位是浮动的，而 衬底1602的电压为-20伏特(V)。图7A的擦除作业对应图16虚拟接 地阵列的擦除作业，图7B的擦除作业对应图17虚拟接地阵列的擦除 作业。
图18及图19为在非易失性存储器单元阵列执行的擦除作业图， 非易失性存储器单元阵列相互连接并设置为串联的单元行，且具有浮 动端。在图18的偏压设置中，字线1820、 1830、 1840、 1850、 1860、 1870及1880的电压为-20伏特(V),字线1810的电位是浮动的，位 线1803、 1804、 1805、 1806及1807的电位是浮动的，而衬底1802 的电位为0伏特(V)。除了电子移动的方向之外，图18的存储器单元 类似于图19的存储器单元。在图19的偏压阵列中，字线1820、 1830、 1840、 1850、 1860、 1870及1880的电位为0伏特(V)，字线1810的 电位是浮动的，位线1803、 1804、 1805、 1806及1807的电位是浮动 的，而衬底1802的电压为-20伏特(V)。图7A的擦除作业对应图18 虚拟接地阵列的擦除作业，图7B的擦除作业对应图18虚拟接地阵列 的擦除作业。
图20为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行。在图20的偏压
设置中，字线1620、 1630、 1640(与附图不符)、1650、 1660、 1670 及1680的电压为10伏特(V),字线1610及1690的电压为3伏特(V)， 位线1603、 1605及1606的电位为0伏特(V)，位线1604及1607的 电压为3伏特(V)，而衬底1602的电位为0伏特(V)。电子从位线1603、 1605及1606编程进入由字线1640及位线1603、 1605及1606所控 制的存储器单元。
图21为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端。
在图20(应为图21)的偏压设置中，字线1820、 1830、 1840(与附图 不符)、1850、 1860、 1870及1880的电压为10伏特(V)，字线1810 的电压为3伏特(V),位线1803、 1805及1806的电位为O伏特(V)， 位线1804及1807的电压为3伏特(V)，而衬底1802的电位为0伏特 (V)。电子从位线1803、 1805及1806编程进入由字线1840及位线 1803 、 1805及1806所控制的存储器单元。
图22、23及24为在非易失性存储器单元阵列执行的读取作业图，
非易失性存储器单元阵列相互连接并设置为串联的单元行。在图22 的偏压设置中，字线1610的电压为3伏特(V)，字线1620及1630的 电压为10伏特(V),字线1640的电压为-10伏特(V),字线1650、 1660、 1670、 1680及1690的电位为O伏特(V)，位线1603、 1604、 1605、 1606及1607的电压为3伏特(V),而衬底1602的电位为0伏特(V)。 图中象征性地显示电流从位线1603、 1604、 1605、 1606及1607,通 过字线1610控制的沟道晶体管列(pass transistor row)，经过字线1640 控制的存储器单元流至衬底1602>在图23的偏压设置中，字线1610、 1620及1630的电位为0伏特(V),字线1640的电压为-10伏特(V)， 字线1650、 1660、 1670及1680的电压为10伏特(V)，字线1690的 电压为3伏特(V)，位线1603、 1604、 1605、 1606及1607的电压为3 伏特(V)，而衬底1602的电位为0伏特(V)。图中象征性地显示电流 从位线1603、 1604、 1605、 1606及1607,通过字线1690控制的沟 道晶体管列，经过字线1640控制的存储器单元，流至衬底1602。在 图24的偏压设置中，字线1610及1690的电压为3伏特(V),字线1620、 1630、 1650、 1660、 1670及1680的电压为10伏特(V),字线1640 的电压为-10伏特(V)，位线騰、1604、 1605、 1606及1607的电压 为3伏特(V),而衬底1602的电位为0伏特(V)。图中象征性地显示 电流从位线1603、 1604、 1605、 1606及1607，通过字线1610及1690 控制的沟道晶体管列，经过字线1640控制的存储器单元，流至衬底 1602。图1A及图1B中的读取作业类似于图22、 23及24的读取作 业。图24中的读取电流经过字线1640控制的存储器单元的两电流端， 流至衬底1602，而图22、 23中的读取电流经过字线1640控制的存 储器单元的某一电流端，流至衬底1602。因此，图24中的读取电流 大于图22、 23中的读取电流。在一些实施例中，所有位线的子集被 读取。
图25为在非易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端。
在图25的偏压设置中，字线1810的电压为3伏特(V)，字线1820及
1830的电压为10伏特(V)，字线1840的电压为-10伏特(V),字线1850、 1860、 1870及1880的电位为0伏特(V)，位线1803、 1804、 1805、 1806及1807的电压为3伏特(V)，而衬底1802的电位为0伏特(V)。 图中象征性地显示电流从位线1803、 1804、 1805、 1806及1807，通 过字线1810控制的沟道晶体管列，经过字线1840控制的存储器单元, 流至衬底1802。在一些实施例中，所有位线的子集被读取。
图26为在非易失性存储器单元执行的擦除作业图，非易失性存 储器单元相互连接并设置为串联的单元行。在图26的偏压设置中， 存储器单元的栅极2620、 2630、 2640、 2650、 2660、 2670及2680的 电压为-20伏特(V)、存储器单元的栅极2610及2690的电位是浮动的， 位线2603的电位是浮动的，而衬底2602的电位为0伏特(V)。除了 电子移动的方向之外,图27的存储器单元类似于图26的存储器单元。 在图27的偏压设置中，字线2620、 2630、 2640、 2650、 2660、 2670 及2680的电位为0伏特(V),存储器单元的栅极2610及2690的电位 是浮动的，位线2603的电位是浮动的，而衬底2602的电压为-20伏 特(V)。图7A的擦除作业对应图26存储器行的擦除作业，图7B的 擦除作业对应图17(应为27)图存储器行的擦除作业。
图28及图29为在非易失性存储器单元执行的擦除作业图，非易 失性存储器单元相互连接并设置为串联的单元行，且具有浮动端。在 图28的偏压设置中，存储器单元的栅极2810的电位是浮动的，存储 器单元的栅极2820、 2830、 2840、 2850、 2860、 2870及2880的电压 为-20伏特(V)，位线2803的电位是浮动的，而衬底2802的电位为0 伏特(V)。除了电子移动的方向之外，图29的存储器行类似于图28 的存储器行。在图29的偏压设置中，存储器单元的栅极2810的电位 是浮动的，存储器单元的栅极2820、 2830、 2840、 2850、 2860、 2870 及2880的电位为0伏特(V)，字线2803的电位是浮动的，而衬底2802 的电压为-20伏特(V)。图7A的擦除作业对应图28存储器行的擦除 作业，图7B的擦除作业对应图29存储器行的擦除作业。
图30为在非易失性存储器单元执行的编程作业图，非易失性存储器单元相互连接并设置为串联的单元行。在图30的偏压设置中， 存储器单元的栅极2610及2690的电压为3伏特(V)，存储器单元的 栅极2620、 2630、 2650、 2660、 2670及2680的电压为IO伏特(V)， 存储器单元的栅极2640的电压为20伏特(V)，位线2603的电压为O(与 附图不符)伏特(V),而衬底2602的电位为0伏特(V)。电子从位线2603 编程进入由字线2640所控制的存储器单元。
图31为在非易失性存储器单元执行的编程作业图，非易失性存 储器单元相互连接并设置为串联的单元行，且具有浮动端。在图31
的偏压设置中，存储器单元的栅极2810的电压为3伏特(V),存储器 单元的栅极2820、 2830、 2850、 2860、 2870及2880的电压为10伏 特(V)，存储器单元的栅极2840的电压为20伏特(V)，位线2803的 电压为O(与附图不符)伏特(V)，而衬底2802的电位为0伏特(V)。电 子从位线2803编程进入由字线2840所控制的存储器单元。
图32、 33及34为在非易失性存储器单元执行的读取作业图，非 易失性存储器单元阵列相互连接并设置为串联的单元行。在图32的 偏压设置中，存储器单元的栅极2610的电压为3伏特(V),存储器单 元的栅极2620及2630的电压为10伏特(V)，存储器单元的栅极2640 的电压为-10伏特(V),存储器单元的栅极2650、 2660、 2670、 2680 及2690的电位为0伏特(V),位线2603的电压为3伏特(V)，而衬底 2602的电位为O(与附图不符)伏特(V)。图中象征性地显示电流从位线 2603，通过沟道晶体管2610,经过存储器单元2640,流至衬底2602。 在图33的偏压设置中，存储器单元的栅极2610、 2620及2630的电 位为O伏特(V)，存储器单元的栅极2640的电压为-10伏特(V)，存储 器单元的栅极2650、 2660、 2670及2680的电压为IO伏特(V)，字线 (应为存储器单元的栅极)2690的电压为3伏特(V)，位线2603的电压 为3伏特(V)，而衬底2602的电位为0(与附图不符)伏特(V)。图中象 征性地显示电流从位线2603，通过沟道晶体管2690，经过存储器单 元2640，流至衬底2602。在图34的偏压设置中，存储器单元的栅极 2610及2690的电位为3伏特(V),存储器单元的栅极2620、 2630、
2650、 2660、 2670及2680的电位为10伏特(V)，存储器单元的栅极 2640的电压为-10伏特(V)，位线2603的电压为3伏特(V)，而衬底 2602的电位为0伏特(V)。图中象征性地显示电流从位线2603,通过 沟道晶体管2610及2690,经过存储器单元2640，流至衬底2602。 图1A及图1B中的读取作业类似于图32、 33及34的读取作业。图 34中的读取电流经过存储器单元2640的两电流端，流至衬底2602, 而图32、 33中的读取电流经过存储器单元2640的某一电流端，流至 衬底2602。因此，图34中的读取电流大于图32、 33中的读取电流。
图35为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元相互连接并设置为串联的单元行，且具有浮动端。在图35 的偏压设置中，存储器单元的栅极2810的电压为3伏特(V)，存储器 单元的栅极2820及2830的电压为10伏特(V),存储器单元的栅极 2840的电压为-10伏特(V)，存储器单元的栅极2850、 2860、 2870及 2880的电压为0伏特(V)，位线2803的电压为3伏特(V),而衬底2802 的电位为O伏特(V)。图中象征性地显示电流从位线2803，通过沟道 晶体管2810，经过存储器单元2840，流至衬底2802。
图36A至图36C示出具有不同电荷储存结构的其它非易失性存 储器单元的简图。图36A示出一分裂栅(split-gate)的结构，具有一第 一栅极1020、一第二栅极1010、 一电荷储存结构1030及一氧化层 104a图36B示出类似于图1中非易失性存储器的一个非易失性存储 器单元，而图36B所示出的非易失性存储器单元具有通常以多晶硅形 成的浮动栅极1030。图36C示出类似于图1中非易失性存储器的一 个非易失性存储器单元，而图36C所示出的非易失性存储器单元具有 纳米粒(nanoparticle)电荷储存结构1030。
图37为具有电荷捕捉存储器单元阵列及控制电路的集成电路的-简图。集成电路3750包含在半导体衬底上使用非易失性存储器执行 的存储器阵列3700。存储器阵列370O可能以并联、串联或虚拟接地 阵列的方式相互连接。 一列译码器(decoder)3701与复数个字线3702 耦合，而复数个字线3702在存储器阵列3700中沿列设置。 一行译码
器3703与复数个位线3704耦合，而复数个字线3704在存储器阵列 3700中沿行设置。在总线3705提供行译码器3703及列译码器3701 地址。方块3706中的感测放大器及信息输入结构通过信息总线3707 而与行译码器3703耦合。通过信息输入线3711而从集成电路3750 上的输A/输出端口提供信息，或从集成电路3750内部或外部其它信 息提供信息给方块3706中的信息输入结构。通过信息输出线3715而 将方块3706中感测放大器的信息提供至集成电路3750上的输入/输 出端口，或到集成电路3750内部或外部其它信息目标。偏压设置状 态器3709以类似能带间电流控制偏压设置供应电压3708,如擦除确 认及编程确认电压，及用于编程、擦除及读取存储器单元的设置。
在其它实施例中，可以忽略选取的晶体管。
通过参考前面描述的技术及范例而示出本发明，可以了解的是这 列范例仅为说明性而非限制性。在本发明的精神及下列权利要求的范 围内，其它变体及结合很容易被本领域技术人员了解。
类似SONOS存储器的存储器单元包含如厚度在2纳米至10纳 米的底氧化层、厚度在2纳米至10纳米的电荷捕捉层及厚度在2纳 米至15纳米的顶氧化层。其它电荷捕捉存储器单元为PHINES及 NROM。
在一些实施例中，栅极材料所具有功函数大于n型硅的本征功函 数(intrinsic work fiinction)或大于约4.1电子伏特(eV)优选为大于4.25 电子伏特(eV)，举例来说大于5电子伏特(eV)。典型的栅极材料包含p型多晶硅、氮化钛(TiN)、铂(Pt)及其它高功函数的金属及材料。其 它适于本技术实施例的其它材料包含但不限定于钌(Ru)、铱(Ir)、镍(Ni) 及钴(Co)金属，包含但不限定于钌-钛(Ru-Ti)、镍-钛(Ni-T(应为Ti)) 的金属合金、金属氮化物及包含但不限定于二氧化钌(Ru02)的金属氧 化物。和典型的n型多晶硅栅极相比，高功函数的栅极材料会造成较 高的电子隧穿的注入势垒。具有二氧化硅且作为顶介电结构的n型多 晶硅的栅极的注入势垒约为3.15电子伏特(eV)。因此，本发明的实施 例中，栅极及顶介电层所使用的材料具有高于3.15电子伏特(eV)的注 入势垒，如高于约3.4电子伏(eV)，优选高于4电子伏特(eV)。对于 具有二氧化硅顶介电层的p型多晶硅栅极，其注入势垒约为4.25电 子伏特(eV)，而与具有二氧化硅顶介电层的n型多晶硅栅极相关，汇 聚(converged)单元产生的临界值会降至约2伏特(V)。
在图1A中，存储器单元的源极端将加入的电子储存，如从栅极
110或衬底170,经由沟道重设作业注入电子、Flower-Nordheim隧道，
或其它电荷移动程序，如沟道热电子注入或沟道起始次级电子注入。 存储器单元的漏极端则将加入的空穴储存，如透过能带间
(band-to-band),将空穴注入电荷捕捉结构130的漏极端。
图1A的偏压设置是提供给读取电荷捕捉结构130的源极端，其 栅极110的电压为-10伏特(V),源极150的电压为2伏特(V)，漏极 160的电位是浮动的(floating)，而衬底170的电位为0伏特(V)。图1B 的存储器单元类似于图ia的存储器单元，除了图1B中读取作业是
在电荷捕捉结构的漏极端执行而非源极端执行。在图1B的偏压设置 是提供给读取电荷捕捉结构130的漏极端，栅极110的电压为-10伏 特(V),源极150的电位是浮动的，漏极160的电压为2伏特(V)，而 衬底170的电位为0伏特(V)。在各终端间决定偏压的设置，使得能 带能有效地弯曲而在n+掺杂源极150(图1A)中或在n+掺杂漏极 160(图1B)中产生能带间电流，但是仍维持衬底170及源极150(图1A) 或漏极160(图1B)间具有足够低的电位差，使编程或擦除不会发生， 参照对图3A、图3B、图4A、图4B、图7A及图7B的描述。
在图1A及图IB中的偏压设置，p掺杂的衬底170与n+掺杂源 极150或在n+掺杂漏极160间的接合区域显示反向偏压p-n接合的特 性。然而，栅极电位产生足够弯曲的能带，使得n+掺杂源极150(图 1A)或n+掺杂漏极160(图1B)产生能带间隧穿。在源极150或在漏极 160的高掺杂浓度、空间电荷区域产生的髙电荷密度及空间电荷区域 伴随的短长度(空间电荷区域上的电位改变)，提供窄能带弯曲。价带 (valence band)上的电子穿过禁带能隙（forbidden gap)至导带 (conductionband),且向下漂移至势垒(potentialhill)，比n+掺杂源极 150(图1 A)或n+掺杂漏极160(图1B)还要深。类似的情况，空穴向上 漂移至势垒，远离n+掺杂源极150(图1A)或n+掺杂漏极160(图1B)，
且朝向p型衬底no。
栅极U0的电位通过底介电结构140(底氧化层)而控制部分衬底 170的电位，之后，部分衬底170的电位通过底介电结构140(底氧化 层)控制底介电结构140(底氧化层)与n+掺杂源极150(图1A)或n+掺 杂漏极160(图1B)间能带的弯曲程度。当栅极110的电位变得更负 (negative)时，通过底介电结构140(底氧化层)控制的部分衬底170的 电位变得更负，使得n+掺杂源极150(图1A)或n+掺杂漏极160(图1B) 能带弯曲得更深。由于下列原因的结合，造成越多的能带间电流流 动：l)在弯曲能带的一侧上被占据的电子能级与弯曲能带的另一侧 上未被占据的电子能级之间的重叠增力ft以及2)被占据的电子能级与 未被占据的电子能级之间的势垒宽度变窄(Sze, 1981年的半导体器件 物理学，尸一/cs o/ Se/m-co/w/M"or Dev/ce)。
如前述，电荷捕捉结构130的漏极端被相对多的空穴所占据，与 电荷捕捉结构130的漏极端相比，电荷捕捉结构130的源极端反而被 相对多的电子所占据。因此，根据高斯定律(Gauss'sLaw),当施加-10 伏特(V)于栅极110,相对于漏极端，在源极端上底介电结构140(底氧 化层)上的偏压较负。因此，相对于供读取电荷捕捉结构130漏极端 且在图1B示出的偏压设置的漏极160及衬底170之间的电流流动， 用于读取电荷捕捉结构130源极端且在图1A示出的偏压设置的源极
150及衬底170之间有更多的电流流动。
在图1A及图1B示出的用于读取的偏压设置与在图3A、图3B、 图4A及图4B示出的用于可擦可编程的偏压设置之间的差异，显示 出精细的(careM)平衡。对于读取而言，源极区域及漏极区域之间的 电位差应不会产生大量能运送隧穿氧化物的载流子并影响电荷储存 的状态，相对地，对于可擦可编程而言，源极区域及漏极区域之间的 电位差足以产生大量能运送隧穿氧化物的载流子并且会影响电荷储 存的状态。
图2A示出一典型非易失性存储器单元的感测范围图。在图2A 中，因为第二位效应(second bit effect),使反向读取作业的存储器单 元250具有相对窄的感测范围。在时间间隔230期间，当第一位进行 编程，第一位210的读取电流曲线将从较最低阶260升至高阶264， 因而在时间间隔230期间，第一位210的编程实质影响第二位220的 读取电流曲线，使其从最低阶260降至低阶262。在时间间隔240期 间，当第二位进行编程，第二位220的读取电流曲线将从低阶262升 至最髙阶266，因而在时间间隔240期间，第二位220的编程实质影 响第一位210的读取电流曲线，使其从高阶264升至最高阶266。因 此，在存储器单元的一位执行反向读取作业时，产生的读取电流实质 受其它位的编程或擦除的状态影响。这是因为在反向读取作业期间， 提供的栅极电位会使得抵抗其它位空乏及反转变得更为困难，且撞击 穿过其它位下方的部分衬底。
图2B示出在存储器单元的电荷捕捉结构的其它区域执行编程作 业时，存储器单元的感测范围。在图2B的附图中，第一及第二电荷 捕捉部分执行编程。曲线210代表第一电荷捕捉部分的读取电流，而 曲线220代表第二电荷捕捉部分的读取电流。图2B所示出的感测范 围是相对宽的，这是因为对于第一终端或第二终端而言，能带间读取 作业是局部的(local)。在第一电荷捕捉部分执行的能带间读取作业造 成读取电流对于第二电荷捕捉部分的逻辑状态相对不灵敏，且在第二 电荷捕捉部分执行的能带间读取作业造成读取电流对于第一电荷捕
捉部分的逻辑状态相对不灵敏。该能带间读取作业相对没有反向读取 作业的第二电荷捕捉部分效应的特征，其中，在电荷捕捉结构的一端 执行的读取作业造成读取电流相对取决于电荷捕捉结构另一端所储 存的信息。
每一电荷捕捉部分储存一个位或多个位。举例来说，如果电荷捕 捉部分储存两个位，则有四个不连续的电荷值。
图3A及图3B为电荷捕捉存储器单元的简单图示，其示出在电 荷捕捉结构的不同部分执行沟道热电子注入。在图3A的偏压设置为 用于加入电子134至电荷捕捉结构130之源极端，栅极110的电压为 10伏特(V),源极150的电压为5伏特(V)，漏极160的电位为0伏特 (V)，而衬底170的电位为0伏特(V)。图3B的存储器单元类似于图 3A的存储器单元，除了图3B中加入电子134至电荷捕捉结构130 的漏极端而非源极端。在图3B的偏压设置中，栅极110的电压为10 伏特(V),源极150的电位为0伏特(V)，漏极160的电压为5伏特(V) 而衬底170的电位为0伏特(V)。
图4A及图4B为电荷捕捉存储器单元的简单图示，其示出在电 荷捕捉结构的不同部分执行能带间热空穴注入。在图4A的偏压设置 是用于加入空穴434至电荷捕捉结构130的源极端，栅极110的电压 为-6伏特(V)，源极150的电位为0伏特(V)，漏极160的电压为5伏 特(V),而衬底170的电位为0伏特(V)。图4B的存储器单元类似于 第四A图的存储器单元，除了图4B中加入空穴433(应为434)至电荷 捕捉结构的漏极端而非源极端。在图4B的偏压数组中，栅极110的 电压为-6伏特(V)，源极150的电压为5伏特(V)，漏极160的电位为 O伏特(V)，而衬底170的电位为0伏(V)。在图4A及图4B所示出的 简单示图中，电荷捕捉结构中储存的电荷433，象征性地显示电子小 于空穴，以显示被注入的空穴已擦除先前编程的空穴。
在一些实施例中，编程表示通过加入空穴至电荷捕捉结构或从电 荷捕捉结构移除电子，使储存于电荷捕捉结构的净电荷变为正，而擦除表示从电荷捕捉结构移除空穴或加入电子至电荷捕捉结构，使储存 于电荷捕捉结构的净电荷变为负。然而，在其它实施例中，编程表示 使储存于电荷捕捉结构的净电荷变为负，擦除表示使储存于电荷捕捉 结构的净电荷变为正。可以使用多种电荷移动机制，如能带间隧穿引 发热载体注入、电场引发隧穿、沟道热载体注入、沟道起始衬底载体 注入及来自衬底的直接隧穿。
图5、 6为在一行非易失性存储器单元执行的擦除作业图，非易 失性存储器单元以或非门(NOR)设置而相互连接。在图5的偏压设置 是用于擦除NOR存储器行，字线510、 520、 530及540的电压为-8 伏特(V)，位线504及506的电位是浮动的，而衬底502的电压为10 伏特(V)。在图6的偏压设置是用于擦除NOR存储器行，字线510、 520、 530及540的电压为8伏特(V),位线504及506的电位是浮动 的，而衬底502的电压为-10伏特(V)。图5及图6中的偏压设置不同 在于：图5中电子以各方向从栅极隧穿到衬底，而在图6中则从衬底 隧穿到栅极。
图7A及图7B为电荷捕捉存储器单元的简图，其示出对应于图5 、 6而在电荷捕捉结构执行擦除作业。在图7A的偏压设置是用于擦除 存储器单元，栅极110的电压为-8伏特(V)，源极150和漏极160的 电位是浮动的，而衬底170的电压为10伏特(V)。图7A的擦除作业 是对应图5 NOR存储器行的擦除作业。除了电子移动的方向之外， 图7B的存储器单元类似于图7A的存储器单元。在图7B的偏压设置 中，栅极IIO的电压为8伏特(V),源极150和漏极160的电位是浮 动的，而衬底170的电压为-10伏特(V)。图7B的擦除作业是对应图 6 NOR存储器行的擦除作业。图7A、图7B的擦除作业与图3A、图 3B的电子注入作业为相互替代的电子移动机制。
图8及图9为在一行非易失性存储器单元执行的编程作业图，非 易失性存储器单元以NOR设置而相互连接。在图8的偏压设置中， 字线510、 530及540的电位为0伏特(V)，字线520的电压为-5伏特 (V)，位线504的电位是浮动的或零，位线506的电压为5伏特(V)，
而衬底502的电位为0伏特(V)。图中象征性地显示空穴从位线506 编程为字线520控制的存储器单元。在图9的偏压设置中，位线504 及506切换，使得位线504(应为506)的电位是浮动的或零，位线504(应 为506)的电压为5伏特(V)。图中象征性地显示空穴从位线504编程 为字线520控制的存储器单元。因此，位线的偏压设置控制用于特定 存储器单元编程的部分电荷捕捉结构。加入空穴至图4A及图4B中 的单一单元的作业，是类似于图8、 9N0R连接的存储器行执行的编 程作业。
图10及图11为在一行非易失性存储器单元执行的读取作业图， 非易失性存储器单元以NOR设置而相互连接。在图10的偏压设置中， 字线510、 530及54O的电位为0伏特(V)，字线520的电压为-10伏 特(V)，位线504的电压为2伏特(V),位线506的电位是浮动的或零， 而衬底502的电位为0伏特(V)。图中象征性地显示电流从位线504 通过由字线520控制的存储器单元的节点，流至衬底502。在图11 的偏压设置中，位线的电位切换，使得位线504的电位是浮动的或零， 位线506的电位为2伏特(V)。图中象征性地显示电流从位线506经 过由字线520控制的存储器单元的节点，流至衬底502。因此，位线 的偏压设置控制用于特定存储器单元编程的部分电荷捕捉结构。在图 1A及图1B的单一单元执行的读取作业，是类似于图10及图11 NOR 连接的存储器行执行的读取作业。
图12及图13为在非易失性存储器单元执行的擦除作业图，非易 失性存储器单元以虚拟接地阵列(virtual ground array)设置而相互连 接。在图12的偏压设置中,字线1210、 1220、 1230及1240的电压 为-8伏特(V)，位线1203、 1204、 1205及1206的电位是浮动的，而 衬底1202的电压为IO伏特(V)。除了电子移动的方向之外，图13的 虚拟接地阵列类似于图12的虚拟接地阵列。在图13的偏压阵列中， 字线1210、 1220、 1230及1240的电压为8伏特(V)，位线1203、 1204、 1205及1206的电位是浮动的，而衬底1202的电压为-10伏特(V)。 图7A的擦除作业对应图12虚拟接地阵列的擦除作业，图7B的擦除
作业对应图13虚拟接地阵列的擦除作业。
图14为在虚拟接地阵列设置的非易失性存储器单元执行的编程 作业图。在图14的偏压设置中，字线1210、 1230及1240的电位为 0伏(V),字线1220的电压为-5伏特(V)，位线1203、 1204及1206 的电位是浮动的，位线1206(应为1205)的电压是为5伏特(V)，而衬 底1202的电位为0伏特(V)。图中象征性地显示空穴从位线1205编 程为字线1220及位线1205控制的存储器单元的一部份。图4A及图 4B中加入空穴的作业类似于图14的编程作业。
图15为在虚拟接地阵列的非易失性存储器单元执行的读取作业 图。在图15的偏压设置中，字线1210、 1230及1240的电位为0伏 特(V),字线1220的电压为-10伏特(V),位线1204的电压是为2伏 特(V),位线1203、 1205及1206的电位是浮动的，而衬底1202的电 位为0伏特(V)。图中象征性地显示电流从位线1204经过由字线1220 及位线1204控制的存储器单元，流至衬底1202。图1A及图1B中的 读取作业类似于图15的读取作业。在一些实施例中，为读取所有位 线的子集。
图16及图17为在非易失性存储器单元阵列执行的擦除作业图， 非易失性存储器单元阵列相互连接并设置为串联的单元行。在图16 的偏压设置中，字线1620、 1630、 1640、 1650、 1660、 1670及1680 的电压为-20伏特(V),字线1610及1690的电位是浮动的，位线1603、 1604、 1605、 1606及1607的电位是浮动的，而衬底1602的电压为 10伏特(V)。除了电子移动的方向，图17的存储器单元类似于图16 的存储器单元。在图17的偏压阵列中，字线1620、 1630、 1640、 1650、 1660、 1670及1680的电位为0伏特(V)，字线1610及1690的电位是 浮动的，位线腦、1604、 1605、 1606及1607的电位是浮动的，而 衬底1602的电压为-20伏特(V)。图7A的擦除作业对应图16虚拟接 地阵列的擦除作业，图7B的擦除作业对应图17虚拟接地阵列的擦除 作业。
图18及图19为在非易失性存储器单元阵列执行的擦除作业图， 非易失性存储器单元阵列相互连接并设置为串联的单元行，且具有浮 动端。在图18的偏压设置中，字线1820、 1830、 1840、 1850、 1860、 1870及1880的电压为-20伏特(V),字线1810的电位是浮动的，位 线1803、 1804、 1805、 1806及1807的电位是浮动的，而衬底1802 的电位为0伏特(V)。除了电子移动的方向之外，图18的存储器单元 类似于图19的存储器单元。在图19的偏压阵列中，字线1820、 1830、 1840、 1850、 1860、 1870及1880的电位为0伏特(V)，字线1810的 电位是浮动的，位线1803、 1804、 1805、 1806及1807的电位是浮动 的，而衬底1802的电压为-20伏特(V)。图7A的擦除作业对应图18 虚拟接地阵列的擦除作业，图7B的擦除作业对应图18虚拟接地阵列 的擦除作业。
图20为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行。在图20的偏压
设置中，字线1620、 1630、 1640(与附图不符)、1650、 1660、 1670 及1680的电压为10伏特(V),字线1610及1690的电压为3伏特(V)， 位线1603、 1605及1606的电位为0伏特(V)，位线1604及1607的 电压为3伏特(V)，而衬底1602的电位为0伏特(V)。电子从位线1603、 1605及1606编程进入由字线1640及位线1603、 1605及1606所控 制的存储器单元。
图21为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端。
在图20(应为图21)的偏压设置中，字线1820、 1830、 1840(与附图 不符)、1850、 1860、 1870及1880的电压为10伏特(V)，字线1810 的电压为3伏特(V),位线1803、 1805及1806的电位为O伏特(V)， 位线1804及1807的电压为3伏特(V)，而衬底1802的电位为0伏特 (V)。电子从位线1803、 1805及1806编程进入由字线1840及位线 1803 、 1805及1806所控制的存储器单元。
图22、23及24为在非易失性存储器单元阵列执行的读取作业图，
非易失性存储器单元阵列相互连接并设置为串联的单元行。在图22 的偏压设置中，字线1610的电压为3伏特(V)，字线1620及1630的 电压为10伏特(V),字线1640的电压为-10伏特(V),字线1650、 1660、 1670、 1680及1690的电位为O伏特(V)，位线1603、 1604、 1605、 1606及1607的电压为3伏特(V),而衬底1602的电位为0伏特(V)。 图中象征性地显示电流从位线1603、 1604、 1605、 1606及1607,通 过字线1610控制的沟道晶体管列(pass transistor row)，经过字线1640 控制的存储器单元流至衬底1602>在图23的偏压设置中，字线1610、 1620及1630的电位为0伏特(V),字线1640的电压为-10伏特(V)， 字线1650、 1660、 1670及1680的电压为10伏特(V)，字线1690的 电压为3伏特(V)，位线1603、 1604、 1605、 1606及1607的电压为3 伏特(V)，而衬底1602的电位为0伏特(V)。图中象征性地显示电流 从位线1603、 1604、 1605、 1606及1607,通过字线1690控制的沟 道晶体管列，经过字线1640控制的存储器单元，流至衬底1602。在 图24的偏压设置中，字线1610及1690的电压为3伏特(V),字线1620、 1630、 1650、 1660、 1670及1680的电压为10伏特(V),字线1640 的电压为-10伏特(V)，位线騰、1604、 1605、 1606及1607的电压 为3伏特(V),而衬底1602的电位为0伏特(V)。图中象征性地显示 电流从位线1603、 1604、 1605、 1606及1607，通过字线1610及1690 控制的沟道晶体管列，经过字线1640控制的存储器单元，流至衬底 1602。图1A及图1B中的读取作业类似于图22、 23及24的读取作 业。图24中的读取电流经过字线1640控制的存储器单元的两电流端， 流至衬底1602，而图22、 23中的读取电流经过字线1640控制的存 储器单元的某一电流端，流至衬底1602。因此，图24中的读取电流 大于图22、 23中的读取电流。在一些实施例中，所有位线的子集被 读取。
图25为在非易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端。
在图25的偏压设置中，字线1810的电压为3伏特(V)，字线1820及
1830的电压为10伏特(V)，字线1840的电压为-10伏特(V),字线1850、 1860、 1870及1880的电位为0伏特(V)，位线1803、 1804、 1805、 1806及1807的电压为3伏特(V)，而衬底1802的电位为0伏特(V)。 图中象征性地显示电流从位线1803、 1804、 1805、 1806及1807，通 过字线1810控制的沟道晶体管列，经过字线1840控制的存储器单元, 流至衬底1802。在一些实施例中，所有位线的子集被读取。
图26为在非易失性存储器单元执行的擦除作业图，非易失性存 储器单元相互连接并设置为串联的单元行。在图26的偏压设置中， 存储器单元的栅极2620、 2630、 2640、 2650、 2660、 2670及2680的 电压为-20伏特(V)、存储器单元的栅极2610及2690的电位是浮动的， 位线2603的电位是浮动的，而衬底2602的电位为0伏特(V)。除了 电子移动的方向之外,图27的存储器单元类似于图26的存储器单元。 在图27的偏压设置中，字线2620、 2630、 2640、 2650、 2660、 2670 及2680的电位为0伏特(V),存储器单元的栅极2610及2690的电位 是浮动的，位线2603的电位是浮动的，而衬底2602的电压为-20伏 特(V)。图7A的擦除作业对应图26存储器行的擦除作业，图7B的 擦除作业对应图17(应为27)图存储器行的擦除作业。
图28及图29为在非易失性存储器单元执行的擦除作业图，非易 失性存储器单元相互连接并设置为串联的单元行，且具有浮动端。在 图28的偏压设置中，存储器单元的栅极2810的电位是浮动的，存储 器单元的栅极2820、 2830、 2840、 2850、 2860、 2870及2880的电压 为-20伏特(V)，位线2803的电位是浮动的，而衬底2802的电位为0 伏特(V)。除了电子移动的方向之外，图29的存储器行类似于图28 的存储器行。在图29的偏压设置中，存储器单元的栅极2810的电位 是浮动的，存储器单元的栅极2820、 2830、 2840、 2850、 2860、 2870 及2880的电位为0伏特(V)，字线2803的电位是浮动的，而衬底2802 的电压为-20伏特(V)。图7A的擦除作业对应图28存储器行的擦除 作业，图7B的擦除作业对应图29存储器行的擦除作业。
图30为在非易失性存储器单元执行的编程作业图，非易失性存储器单元相互连接并设置为串联的单元行。在图30的偏压设置中， 存储器单元的栅极2610及2690的电压为3伏特(V)，存储器单元的 栅极2620、 2630、 2650、 2660、 2670及2680的电压为IO伏特(V)， 存储器单元的栅极2640的电压为20伏特(V)，位线2603的电压为O(与 附图不符)伏特(V),而衬底2602的电位为0伏特(V)。电子从位线2603 编程进入由字线2640所控制的存储器单元。
图31为在非易失性存储器单元执行的编程作业图，非易失性存 储器单元相互连接并设置为串联的单元行，且具有浮动端。在图31
的偏压设置中，存储器单元的栅极2810的电压为3伏特(V),存储器 单元的栅极2820、 2830、 2850、 2860、 2870及2880的电压为10伏 特(V)，存储器单元的栅极2840的电压为20伏特(V)，位线2803的 电压为O(与附图不符)伏特(V)，而衬底2802的电位为0伏特(V)。电 子从位线2803编程进入由字线2840所控制的存储器单元。
图32、 33及34为在非易失性存储器单元执行的读取作业图，非 易失性存储器单元阵列相互连接并设置为串联的单元行。在图32的 偏压设置中，存储器单元的栅极2610的电压为3伏特(V),存储器单 元的栅极2620及2630的电压为10伏特(V)，存储器单元的栅极2640 的电压为-10伏特(V),存储器单元的栅极2650、 2660、 2670、 2680 及2690的电位为0伏特(V),位线2603的电压为3伏特(V)，而衬底 2602的电位为O(与附图不符)伏特(V)。图中象征性地显示电流从位线 2603，通过沟道晶体管2610,经过存储器单元2640,流至衬底2602。 在图33的偏压设置中，存储器单元的栅极2610、 2620及2630的电 位为O伏特(V)，存储器单元的栅极2640的电压为-10伏特(V)，存储 器单元的栅极2650、 2660、 2670及2680的电压为IO伏特(V)，字线 (应为存储器单元的栅极)2690的电压为3伏特(V)，位线2603的电压 为3伏特(V)，而衬底2602的电位为0(与附图不符)伏特(V)。图中象 征性地显示电流从位线2603，通过沟道晶体管2690，经过存储器单 元2640，流至衬底2602。在图34的偏压设置中，存储器单元的栅极 2610及2690的电位为3伏特(V),存储器单元的栅极2620、 2630、
2650、 2660、 2670及2680的电位为10伏特(V)，存储器单元的栅极 2640的电压为-10伏特(V)，位线2603的电压为3伏特(V)，而衬底 2602的电位为0伏特(V)。图中象征性地显示电流从位线2603,通过 沟道晶体管2610及2690,经过存储器单元2640，流至衬底2602。 图1A及图1B中的读取作业类似于图32、 33及34的读取作业。图 34中的读取电流经过存储器单元2640的两电流端，流至衬底2602, 而图32、 33中的读取电流经过存储器单元2640的某一电流端，流至 衬底2602。因此，图34中的读取电流大于图32、 33中的读取电流。
图35为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元相互连接并设置为串联的单元行，且具有浮动端。在图35 的偏压设置中，存储器单元的栅极2810的电压为3伏特(V)，存储器 单元的栅极2820及2830的电压为10伏特(V),存储器单元的栅极 2840的电压为-10伏特(V)，存储器单元的栅极2850、 2860、 2870及 2880的电压为0伏特(V)，位线2803的电压为3伏特(V),而衬底2802 的电位为O伏特(V)。图中象征性地显示电流从位线2803，通过沟道 晶体管2810，经过存储器单元2840，流至衬底2802。
图36A至图36C示出具有不同电荷储存结构的其它非易失性存 储器单元的简图。图36A示出一分裂栅(split-gate)的结构，具有一第 一栅极1020、一第二栅极1010、 一电荷储存结构1030及一氧化层 104a图36B示出类似于图1中非易失性存储器的一个非易失性存储 器单元，而图36B所示出的非易失性存储器单元具有通常以多晶硅形 成的浮动栅极1030。图36C示出类似于图1中非易失性存储器的一 个非易失性存储器单元，而图36C所示出的非易失性存储器单元具有 纳米粒(nanoparticle)电荷储存结构1030。
图37为具有电荷捕捉存储器单元阵列及控制电路的集成电路的-简图。集成电路3750包含在半导体衬底上使用非易失性存储器执行 的存储器阵列3700。存储器阵列370O可能以并联、串联或虚拟接地 阵列的方式相互连接。 一列译码器(decoder)3701与复数个字线3702 耦合，而复数个字线3702在存储器阵列3700中沿列设置。 一行译码
器3703与复数个位线3704耦合，而复数个字线3704在存储器阵列 3700中沿行设置。在总线3705提供行译码器3703及列译码器3701 地址。方块3706中的感测放大器及信息输入结构通过信息总线3707 而与行译码器3703耦合。通过信息输入线3711而从集成电路3750 上的输A/输出端口提供信息，或从集成电路3750内部或外部其它信 息提供信息给方块3706中的信息输入结构。通过信息输出线3715而 将方块3706中感测放大器的信息提供至集成电路3750上的输入/输 出端口，或到集成电路3750内部或外部其它信息目标。偏压设置状 态器3709以类似能带间电流控制偏压设置供应电压3708,如擦除确 认及编程确认电压，及用于编程、擦除及读取存储器单元的设置。
在其它实施例中，可以忽略选取的晶体管。
通过参考前面描述的技术及范例而示出本发明，可以了解的是这 列范例仅为说明性而非限制性。在本发明的精神及下列权利要求的范 围内，其它变体及结合很容易被本领域技术人员了解。
附图说明
图1A为电荷捕捉存储器单元的简图，示出了对应于源极端在部 分电荷捕捉存储器单元执行的读取作业；
图1B为电荷捕捉存储器单元的简图，示出了对应于漏极端在部 分电荷捕捉存储器单元执行的读取作业；
图2A示出典型非易失性存储器单元的感测范围图；
图2B示出当在其它部分的电荷捕捉存储器单元执行编程作业 时，存储器单元的感测范围图；
图3A为电荷捕捉存储器单元的简图，示出了在一部分电荷捕捉 存储器单元执行的沟道热电子注入；
图3B为电荷捕捉存储器单元的简图，示出在其它部分的电荷捕 捉存储器单元执行的沟道热电子注入；
图4A为电荷捕捉存储器单元的简图，示出在一部分电荷捕捉存
储器单元执行的能间带热空穴注入；
图4B为电荷捕捉存储器单元的简图，示出在其它部分的电荷捕 捉存储器单元执行的能间带热空穴注入；
图5为通过偏压设置而在一行非易失性存储器单元执行的擦除 作业图，非易失性存储器单元以NOR设置而相互连接；
图6为通过另一个偏压设置而在一行非易失性存储器单元执行 的擦除作业图，非易失性存储器单元以NOR设置而相互连接；
图7A为电荷捕捉存储器单元的简图，示出对应于图5而在电荷 捕捉结构执行的擦除作业；
图7B为电荷捕捉存储器单元的简图，其示出对应于图6而在电 荷捕捉结构执行的擦除作业；
图8为在一行非易失性存储器单元执行的编程作业图，非易失性 存储器单元以NOR设置而相互连接，而空穴加入部分的存储器单元；
图9为在一行非易失性存储器单元执行的编程作业图，非易失性 存储器单元以NOR设置而相互连接，而空穴加入另一部份的存储器 单元；
图10为在一行非易失性存储器单元执行的读取作业图，非易失 性存储器单元以NOR设置而相互连接，读取一部份的存储器单元；
图11为在一行非易失性存储器单元执行的读取作业图，非易失 性存储器单元以NOR设置而相互连接,读取另一部份的存储器单元; 图12为通过另一个偏压设置而在非易失性存储器单元执行的擦
除作业图，非易失性存储器单元以虚拟接地阵列设置而相互连接；
图13为通过一个偏压设置而在非易失性存储器单元执行的擦除
作业图，非易失性存储器单元以虚拟接地阵列设置而相互连接；
图14为在非易失性存储器单元执行的编程作业图，非易失性存
储器单元以虚拟接地阵列设置而相互连接，而空穴加入部分的存储器
单元；
图15为在虚拟接地阵列设置的非易失性存储器单元执行的编程 作业图；
图16为通过偏压设置而在非易失性存储器单元阵列执行的擦除 作业图，非易失性存储器单元阵列相互连接并设置为串联的单元行；
图17为通过另一个偏压设置而在非易失性存储器单元阵列执行 的擦除作业图，非易失性存储器单元阵列相互连接并设置为串联的单
元行；
图18为通过一个偏压设置而在非易失性存储器单元阵列执行的 擦除作业图，非易失性存储器单元阵列相互连接并设置为串联的单元 行，且具有浮动端；
图19为通过另一个偏压设置而在非易失性存储器单元阵列执行
的擦除作业图，非易失性存储器单元阵列相互连接并设置为串联的单
元行，且具有浮动端；
图20为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行；
图21为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端；
图22为在非易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，在串联的一端作
业；
图23为在非易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，在串联的另一端
作业；
图24为妇一易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，在串联的两端作
业；
图25为在非易失性存储器单元阵列执行的读取作业图，非易失
性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端；
图26为通过一个偏压设置而在非易失性存储器单元执行的擦除 作业图，非易失性存储器单元相互连接并设置为串联的单元行；
图27为通过另一个偏压设置而在非易失性存储器单元执行的擦 除作业图，非易失性存储器单元相互连接并设置为串联的单元行；
图28为通过一个偏压设置而在非易失性存储器单元执行的擦除 作业图，非易失性存储器单元相互连接并设置为串联的单元行，且具 有浮动端；
图29为通过另一个偏压设置而在非易失性存储器单元执行的擦 除作业图，非易失性存储器单元相互连接并设置为串联的单元行，且
具有浮动端；
图30为在非易失性存储器单元执行的编程作业图，非易失性存 储器单元相互连接并设置为串联的单元行；
图31为在非易失性存储器单元执行的编程作业图，非易失性存 储器单元相互连接并设置为串联的单元行，且具有浮动端；
图32为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元阵列相互连接并设置为串联的单元行，在串联的一端作业；
图33为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元阵列相互连接并设置为串联的单元行，在串联的另一端作
业；
图34为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元阵列相互连接并设置为串联的单元行，在串联的两端作业；
图35为在非易失性存储器单元执行的读取作业图，非易失性存
储器单元相互连接并设置为串联的单元行，且具有浮动端；
图36A至图36C示出具有不同电荷储存结构的其它非易失性存 储器单元的简图；
图37为具有电荷捕捉存储器单元阵列及控制电路的集成电路的简图。
图号说明
110栅极 120顶介电结构
134电子 150n+掺杂源极 170p掺杂衬底区域 220第二位 433电荷
130电荷捕捉结构 140底介电结构 160n+掺杂漏极 210第一位 250存储器单元 434空穴
510、 520、 530、 540、 1210、 1220、 1230、 1240、 1610、 1620、 1630、 1640、 1650、 1660、 1670、 1680、 1690、 1810、 1820、 1830、 1840、 1850、 1860、 1870、 1880字线
504、 506、 1203、 1204、 1205、 1206、 1603、 1604、 1605、 1606、 1607、 1803、 1804、 1805、 1806、 1807、 2603、 2803 位线 502、 1202、 1602、 1802、 2602、 2802 衬底
2610、 2620、 2630、 2640、 2650、 2660、 2670、 2820、 2830、 2840、 2850、 2860、 2870、 2880
2680、 2690、 2810、 概极
1010第二栅极 1030电荷储存结构 3700存储器阵列 3702复数个字线 3704复数个位线 3706方块
3709偏压设置状态器 3750集成电路
1020第一栅极 1040氧化层 3701列译码器 3703行译码器 3705总线 3707信息总线 3711信息输入线 3715信息输出线
图1B为电荷捕捉存储器单元的简图，示出了对应于漏极端在部 分电荷捕捉存储器单元执行的读取作业；
图2A示出典型非易失性存储器单元的感测范围图；
图2B示出当在其它部分的电荷捕捉存储器单元执行编程作业 时，存储器单元的感测范围图；
图3A为电荷捕捉存储器单元的简图，示出了在一部分电荷捕捉 存储器单元执行的沟道热电子注入；
图3B为电荷捕捉存储器单元的简图，示出在其它部分的电荷捕 捉存储器单元执行的沟道热电子注入；
图4A为电荷捕捉存储器单元的简图，示出在一部分电荷捕捉存
储器单元执行的能间带热空穴注入；
图4B为电荷捕捉存储器单元的简图，示出在其它部分的电荷捕 捉存储器单元执行的能间带热空穴注入；
图5为通过偏压设置而在一行非易失性存储器单元执行的擦除 作业图，非易失性存储器单元以NOR设置而相互连接；
图6为通过另一个偏压设置而在一行非易失性存储器单元执行 的擦除作业图，非易失性存储器单元以NOR设置而相互连接；
图7A为电荷捕捉存储器单元的简图，示出对应于图5而在电荷 捕捉结构执行的擦除作业；
图7B为电荷捕捉存储器单元的简图，其示出对应于图6而在电 荷捕捉结构执行的擦除作业；
图8为在一行非易失性存储器单元执行的编程作业图，非易失性 存储器单元以NOR设置而相互连接，而空穴加入部分的存储器单元；
图9为在一行非易失性存储器单元执行的编程作业图，非易失性 存储器单元以NOR设置而相互连接，而空穴加入另一部份的存储器 单元；
图10为在一行非易失性存储器单元执行的读取作业图，非易失 性存储器单元以NOR设置而相互连接，读取一部份的存储器单元；
图11为在一行非易失性存储器单元执行的读取作业图，非易失 性存储器单元以NOR设置而相互连接,读取另一部份的存储器单元; 图12为通过另一个偏压设置而在非易失性存储器单元执行的擦
除作业图，非易失性存储器单元以虚拟接地阵列设置而相互连接；
图13为通过一个偏压设置而在非易失性存储器单元执行的擦除
作业图，非易失性存储器单元以虚拟接地阵列设置而相互连接；
图14为在非易失性存储器单元执行的编程作业图，非易失性存
储器单元以虚拟接地阵列设置而相互连接，而空穴加入部分的存储器
单元；
图15为在虚拟接地阵列设置的非易失性存储器单元执行的编程 作业图；
图16为通过偏压设置而在非易失性存储器单元阵列执行的擦除 作业图，非易失性存储器单元阵列相互连接并设置为串联的单元行；
图17为通过另一个偏压设置而在非易失性存储器单元阵列执行 的擦除作业图，非易失性存储器单元阵列相互连接并设置为串联的单
元行；
图18为通过一个偏压设置而在非易失性存储器单元阵列执行的 擦除作业图，非易失性存储器单元阵列相互连接并设置为串联的单元 行，且具有浮动端；
图19为通过另一个偏压设置而在非易失性存储器单元阵列执行
的擦除作业图，非易失性存储器单元阵列相互连接并设置为串联的单
元行，且具有浮动端；
图20为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行；
图21为在非易失性存储器单元阵列执行的编程作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端；
图22为在非易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，在串联的一端作
业；
图23为在非易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，在串联的另一端
作业；
图24为妇一易失性存储器单元阵列执行的读取作业图，非易失 性存储器单元阵列相互连接并设置为串联的单元行，在串联的两端作
业；
图25为在非易失性存储器单元阵列执行的读取作业图，非易失
性存储器单元阵列相互连接并设置为串联的单元行，且具有浮动端；
图26为通过一个偏压设置而在非易失性存储器单元执行的擦除 作业图，非易失性存储器单元相互连接并设置为串联的单元行；
图27为通过另一个偏压设置而在非易失性存储器单元执行的擦 除作业图，非易失性存储器单元相互连接并设置为串联的单元行；
图28为通过一个偏压设置而在非易失性存储器单元执行的擦除 作业图，非易失性存储器单元相互连接并设置为串联的单元行，且具 有浮动端；
图29为通过另一个偏压设置而在非易失性存储器单元执行的擦 除作业图，非易失性存储器单元相互连接并设置为串联的单元行，且
具有浮动端；
图30为在非易失性存储器单元执行的编程作业图，非易失性存 储器单元相互连接并设置为串联的单元行；
图31为在非易失性存储器单元执行的编程作业图，非易失性存 储器单元相互连接并设置为串联的单元行，且具有浮动端；
图32为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元阵列相互连接并设置为串联的单元行，在串联的一端作业；
图33为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元阵列相互连接并设置为串联的单元行，在串联的另一端作
业；
图34为在非易失性存储器单元执行的读取作业图，非易失性存 储器单元阵列相互连接并设置为串联的单元行，在串联的两端作业；
图35为在非易失性存储器单元执行的读取作业图，非易失性存
储器单元相互连接并设置为串联的单元行，且具有浮动端；
图36A至图36C示出具有不同电荷储存结构的其它非易失性存 储器单元的简图；
图37为具有电荷捕捉存储器单元阵列及控制电路的集成电路的简图。
图号说明
110栅极 120顶介电结构
134电子 150n+掺杂源极 170p掺杂衬底区域 220第二位 433电荷
130电荷捕捉结构 140底介电结构 160n+掺杂漏极 210第一位 250存储器单元 434空穴
510、 520、 530、 540、 1210、 1220、 1230、 1240、 1610、 1620、 1630、 1640、 1650、 1660、 1670、 1680、 1690、 1810、 1820、 1830、 1840、 1850、 1860、 1870、 1880字线
504、 506、 1203、 1204、 1205、 1206、 1603、 1604、 1605、 1606、 1607、 1803、 1804、 1805、 1806、 1807、 2603、 2803 位线 502、 1202、 1602、 1802、 2602、 2802 衬底
2610、 2620、 2630、 2640、 2650、 2660、 2670、 2820、 2830、 2840、 2850、 2860、 2870、 2880
2680、 2690、 2810、 概极
1010第二栅极 1030电荷储存结构 3700存储器阵列 3702复数个字线 3704复数个位线 3706方块
3709偏压设置状态器 3750集成电路
1020第一栅极 1040氧化层 3701列译码器 3703行译码器 3705总线 3707信息总线 3711信息输入线 3715信息输出线
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