技术领域
[0001] 本
发明属于核磁共振谱仪数字
信号处理领域，更具体涉及一种核磁共振谱仪接收机数字抽取滤波器的同步方法，这种方法应用于核磁共振谱仪接收机中，不仅适用于AD6620(Analog Device公司)这一种特定型号的数字下变频芯片中数字抽取滤波器的同步，也适用于与AD6620结构和功能类似的芯片比如GC5016(美国德州仪器公司)或者基于FPGA实现的与AD6620功能相似的
数字滤波器的同步。
背景技术
[0002] 脉冲
傅立叶变换核磁共振谱仪用射频脉冲激发被检测样品的核磁共振信号，信号检测的流程为：由外部触发信号启动观测通道发射机的脉冲序列生成器，发射机会发射一个射频脉冲序列，当脉冲序列发射完毕以后发射机停止工作，等待下一次外部触发信号；接收机在观测通道发射机发射完最后一个脉冲之后，再等待一段确定的时间(dead time，死时间，通常为几十微秒)开始对核磁共振信号进行采集，
数据采集时间的起点是死时间的结束时刻，数据采集时间长度由实验参数决定，这段时间叫做
采样时间。新一代的核磁共振谱仪接收机常采用数字中频接收机的结构，其
信号处理方式为用ADC(
模数转换器)对中频信号进行采样，将
模拟信号转化为
数字信号，然后再将数字信号送到数字下变频芯片进行数字混频，混频之后的信号再通过数字
低通滤波器进行滤波，减小信号的带宽，然后再将滤波之后的数据送到数字抽取器进行抽取，得到最终所需FID(自由感应衰减)数据。数字中频接收机的ADC、数字下变频芯片的工作时钟
频率相同，时钟周期为T，数字下变频芯片的控制由FPGA(现场可编程
门阵列)完成。数字下变频芯片实现两个功能：数字混频和数字抽取滤波，常用的数字下变频芯片在完成配置工作之后进入自由工作状态，它不能区分输入数据是有效数据还是无效数据，将对
输入信号不加区分的进行处理。数字滤波器与数字抽取器共同构成数字抽取滤波器，抽取率为N的抽取滤波器，输出数据的速率等于输入
数据速率的1/N，存在N种可能的抽取时刻。在采样时间里接收机对数字抽取滤波器的输出数据进行保存，如果采样的开始时间与抽取滤波器的抽取时间间隔是随机的，那么采集到的第一个数据点与采样开始时刻有N种可能，这种现象会影响多次采样的数据之间的相关性。
[0003] 对与使用DSP(数字信号处理)实现的数字抽取滤波器，可以通过编程的方法区分输入数据是有效数据还是无效数据，可以从第一个有效数据开始对数据进行抽取滤波，因而不会产生采样时刻的抖动。针对专用数字下变频芯片实现的抽取滤波器，有两种方法，一种是不改变采样起始时刻与抽取时刻的随机关系，而是通过计时器记录采样开始时间与采样开始后抽取滤波器输出的第一个数据的时间间隔，然后通过
软件计算的方法将该随机时间间隔的影响消除，这种方法存在计算复杂的缺点，而且不能完全消除这种随机影响；另外一种方法是在确定的时刻对数字抽取滤波器进行同步，这种方法实现简单，但是同步时刻的选择对实验结果的影响比较大，尚未有公开文献指出何时对数字滤波器进行同步。
发明内容
[0004] 本发明的目的是在于提出了一种核磁共振谱仪接收机数字抽取滤波器的同步方法，这种方法使用FPGA控制AD6620的工作。这种方法实现简单、灵活，只需要用一个同步脉冲作用于数字抽取滤波器就可以使滤波器的状态得到复位，同步脉冲的产生时刻可以方便地调整，同步脉冲的宽度可以灵活的改变，同步脉冲与AD6620的系统时钟相关，不会因为在不同时钟域之间过渡引起同步的不准确。这种方法的适用范围广，可用于AD6620、GC5016等多种型号的数字下变频芯片，也可以用于基于FPGA实现的数字下变频模
块。用这种方法对核磁谱仪接收机中的数字抽取滤波器进行同步，采集到的FID数据之间的相关性不会受到影响，主要表现在使用相同的谱宽进行采样时，接收机采集到的第一个数据点与接收机采样
控制信号的之间的时间间隔恒定，消除了采样抖动。
[0005] 一种核磁共振谱仪接收机数字抽取滤波器的同步方法，其步骤是：
[0006] A、设置芯片(AD6620)中的配置参数使之进入数字下变频工作状态中，芯片(AD6620)工作在接受外部同步(Sync Slave)状态，芯片(AD6620)的数字抽取滤波器同步引脚与
现场可编程门阵列(FPGA)的引脚相连，现场可编程门阵列的引脚输出低电平，此时滤波器没有被同步，处于自由运行的状态。所述的芯片为AD6620或GC5016或现场可编程门阵列(现场可编程门阵列实现与AD6620结构和功能相似的数字滤波器)，这些芯片是数字下变频芯片，都具有数字抽取滤波器同步的功能。
[0007] B、在触发信号之后，再经过一段时间(一般为0.01秒到10分钟之间，比较特殊情况也可以超过这个范围，达到几十分钟，甚至更长)Tf，现场可编程门阵列的引脚输出
高电平信号，持续一段时间(通常为1个时钟周期到10个时钟周期)Tc后现场可编程门阵列的引脚都输出低电平信号，其中Tf＝Ta-Tb-Tc，Ta为观测通道发射机的最后一个射频脉冲结束时刻与触发信号之间的时间间隔，Ta长度等于N个时钟周期，N的值由核磁共振实验的参数决定，Tb为数字抽取滤波器的从同步到正常工作的时间间隔，Tb长度为M个时钟周期，M的值由滤波器的特性决定，Tc等于L个时钟周期，L的值由数字滤波器从
同步信号有效到完成同步所需的时钟周期个数决定。芯片(AD6620)中的数字抽取滤波器在现场可编程门阵列的引脚为高电平期间被同步，之后进入自由运行状态。
[0008] C、对落在采样时间Td中的对数字抽取滤波器的输出数据进行保存，作为一次采样得到的自由感应衰减(FID)数据。
[0009] 用这种方法对核磁谱仪接收机中的数字抽取滤波器进行同步，接收机采集到的FID数据之间的相关性不会受到影响。
[0010] 各个信号之间的时序如图1所示。
[0011] 本发明与
现有技术相比，具有以下优点效果：
[0012] 1)实现方式简单。FPGA中有丰富的逻辑单元，可以很方便实现述步骤所描述的方法。
[0013] 2)适用面广，可用于多种型号的数字抽取滤波器芯片。
[0014] 3)与不对滤波器同步的方案相比第一个采样点采样时刻更加准确。在适用数字抽取滤波器的接收机中，如果抽取率是100，不对滤波器同步时，第一个采样点与采样控制信号之间的时间间隔会随机的分布在0个时钟周期到99个时钟周期之间，使用本发明中的同步方法后第一个采样点与采样控制信号之间的时间间隔是0到99之间的一个确定值，没有抖动。
[0015] 4)这种同步方法符合核磁共振实验需求。例如：使用该方法之后进行90°脉冲宽度测量实验，测得的数据以阵列显示时，每次采样数据之间的
相位一致，结果如图2所示，未使用该方法时，每次采样之间的相位不一致；使用该方法之后进行累加实验信号的强度与累加次数之间的线性度好，结果如图3所示。图4和图5为对两次采样测量图片，可以看到两次采样中接收机的第一个采样点与采样门控信号之间的时间间隔高度一致。
附图说明
[0016] 图1为同步信号与发射机脉冲序列，接收机控制信号之间的时序关系。A为触发信号，B为发射机脉冲序列，C为接收机采样门控，D为接收机数字滤波器同步信号，E为数字滤波器输出数据有效指示信号。
[0017] 图2为使用该同步方法后进行90度脉宽测量实验的实验结果。
[0018] 图3为使用该方法之后进行累加实验的结果。
[0019] 图4为接收机的第一个采样点与接收机采样门控信号之间的时间间隔进行第一次测量，时间间隔为1.73微秒。
[0020] 图5为接收机的第一个采样点与接收机采样门控信号之间的时间间隔进行第二次测量，时间间隔为1.73微秒。
具体实施方式
[0022] 一种核磁共振谱仪接收机数字抽取滤波器的同步方法，以单脉冲累加实验进行实施其步骤是：
[0023] A、使用AD6620作为数字下变频芯片，时钟频率为50MHz，设置其数字滤波器的参数，使输出数据的速率为25kHz，AD6620工作在Sync Slave状态，芯片的SYNC_CIC，SYNC_RCF引脚分别与FPGA(Cyclone III EP3C40Q240C8)的127号引脚、128号引脚相连(127号引脚、128号引脚是FPGA的普通输入输出引脚，可以用这两个引脚控制AD6620)，FPGA的两个引脚输出低电平，此时滤波器没有被同步，处于自由运行的状态。
[0024] B、观测通道发射机的最后一个射频脉冲结束时刻与触发信号之间的时间间隔3秒(3秒由实验参数决定)。在触发信号之后2.9989999秒(这个时间由实验参数以及芯片AD6620中的数字抽取滤波器共同决定)时刻FPGA的127号引脚，128号引脚都输出高电平信号，持续1个时钟周期(芯片AD6620要求同步信号至少持续1个时钟周期)后FPGA的127号引脚、128号引脚都输出低电平信号。AD6620中的CIC滤波器与RCF滤波器在FPGA的127号引脚、128号引脚为高电平期间被同步，之后进入自由运行状态。
[0025] C、接收机在触发信号后的3.00003秒到4.00003秒的时间段内(这一段时间由实验参数决定)对AD6620输出的数据进行保存，作为一次采样得到的FID数据。
