半导体器件
阅读：1017发布：2020-06-03
专利汇可以提供半导体器件专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种 半导体 器件，其降低SiC衬底和 电极 之间的 接触 电阻 。当在从 钛 层侧至SiC衬底侧的方向上通过 俄歇 电子 能谱(AES)溅射分析 硅 化物层时，对应于硅化物层的深度分布的溅射时间被定义为ts。在这种情况下，在从0.4ts至ts的溅射时间的范围内从钛层侧的硅化物层的深度分布包含其中由AES溅射确定的钛 原子 占由AES溅射确定的所有原子的5原子％或更多的区域。，下面是半导体器件专利的具体信息内容。
1.一种半导体器件，包括：
SiC衬底；
设置在所述SiC衬底的表面中并且包含镍和钛的硅化物层；以及
堆叠在所述硅化物层上方的金属层，
其中，在从所述金属层侧至所述SiC衬底侧的方向上通过俄歇电子能谱(AES)溅射分析所述硅化物层的情况下，当对应于所述硅化物层的深度分布的溅射时间被定义为ts时，在从0.4ts至ts的溅射时间的范围内从所述金属层侧的所述硅化物层的深度分布包含由AES溅射确定的钛原子占由AES溅射确定的所有原子的5原子％或更多的区域。
2.根据权利要求1所述的半导体器件，其中，在从0.1ts至ts的溅射时间的范围内从所述金属层侧的所述硅化物层的深度分布包含由AES溅射确定的镍原子占由AES溅射确定的所有原子的2原子％或更多的区域。
3.根据权利要求2所述的半导体器件，其中，在从0.4ts至ts的溅射时间的范围内从所述金属层侧的所述硅化物层的深度分布显示出由AES溅射确定的镍原子数在任意区域中都大于由AES溅射确定的钛原子数。
4.根据权利要求1所述的半导体器件，其中，在从0.25ts至0.75ts的溅射时间的范围内从所述金属层侧的所述硅化物层的深度分布显示出：
由AES溅射确定的碳原子数的最大值和最小值之间的差是该最大值和最小值的算术平均值的10％或更小，
由AES溅射确定的镍原子数的最大值和最小值之间的差是该最大值和最小值的算术平均值的10％或更小，并且
由AES溅射确定的钛原子数的最大值和最小值之间的差是该最大值和最小值的算术平均值的10％或更小。
5.根据权利要求1所述的半导体器件，
其中，所述SiC衬底包括：
第一表面，在所述第一表面上方具有所述硅化物层；以及
位于与所述第一表面相对侧的第二表面，并且
其中，所述半导体器件还包括：
位于第一表面侧并且对应于所述金属层的第一电极；
位于第二表面侧的半导体层；
第二电极，所述第二电极与所述第二表面相对并且所述半导体层插入在所述第二电极和所述第二表面之间；以及
由所述第一电极、所述半导体层和所述第二电极构造的二极管。
6.根据权利要求5所述的半导体器件，还包括设置在所述半导体层的表面上方的第二导电类型区，所述半导体层为第一导电类型，
其中，所述二极管具有由所述半导体层和所述第二导电类型区形成的pn结。
7.根据权利要求5所述的半导体器件，
其中，所述第二电极由与所述半导体层形成肖特基结的金属组成，以及其中，所述二极管具有由所述第二电极和所述半导体层形成的肖特基结。
8.根据权利要求7所述的半导体器件，
其中，所述半导体器件包括：
第一导电类型的半导体层；
设置在所述半导体层的表面中并且在平面图中布置在第一方向上的多个第二导电类型区，所述第二导电类型区的每一个都与所述半导体层形成pn结，并且其中，所述第二电极跨越所述第二导电类型区，并且与彼此相邻的所述第二导电类型区之间的所述半导体层形成肖特基结。
9.根据权利要求1所述的半导体器件，
其中，所述SiC衬底包括：
第一表面，在所述第一表面上方具有所述硅化物层；以及
位于与所述第一表面相对侧的第二表面，并且
其中，所述半导体器件还包括：
位于第一表面侧并且对应于所述金属层的漏电极；
位于第二表面侧的半导体层；
位于所述半导体层的表面上或埋入所述半导体层的表面中的栅电极；以及设置在所述半导体层的表面上的源极。
10.根据权利要求1所述的半导体器件，还包括：
位于所述SiC衬底上的栅电极；
设置在所述SiC衬底中以便形成为源极和漏极的扩散层，所述扩散层中的每一个都具有在其中具有所述硅化物层的表面；
覆盖所述SiC衬底和所述栅电极的绝缘层；以及
埋入所述绝缘层中以便耦合至所述扩散层的接触，所述接触中的每一个都对应于所述金属层。
半导体器件
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 需要用于半导体器件中的衬底具有高耐压。SiC衬底可用作这种衬底。
[0005] 当SiC衬底用于半导体器件中时，可设置将要欧姆连接至SiC衬底的电极。日本未审专利申请公布No.2010-86999描述了一种形成这样的电极的方法。在日本未审专利申请公布No.2010-86999中，具体地，镍层首先形成在SiC衬底的表面上。随后，加热SiC衬底和镍层。因此，硅化物层形成在SiC衬底的表面中。在此步骤中，残留了一部分镍层，而没有对硅化物的形成做出贡献。随后，没有对硅化物的形成做出贡献的该一部分镍层部分被去除。随后，钛层形成在硅化物层上。随后，金属层(例如镍层)形成在钛层上。
发明内容
[0006] SiC衬底具有优良的特性，例如高耐压。目前各种半导体器件(例如，晶体管和二极管)都利用SiC衬底形成且正在进行研究以便应用这些特性。本发明人已经研究了一种降低SiC衬底和电极之间的接触电阻的结构，以便使得这样的半导体器件能有效地操作。其他问题和新颖的特征将从本说明书和附图的描述而变得清晰。
[0007] 根据本发明的一个实施例，提供一种半导体器件，其中包含镍和钛的硅化物层设置在SiC衬底的表面中。金属层堆叠在硅化物层上。当通过从金属层侧至SiC衬底侧的方向上的俄歇电子能谱溅射分析硅化物层时，对应于硅化物层的深度分布的溅射时间被定义为ts。在这种情况下，在从0.4ts至ts的溅射时间范围内的从金属层侧的硅化物层的深度分布包含由AES溅射确定的钛原子占由AES溅射确定的所有原子的5原子％或更多的区域。
[0008] 根据本发明的上述一个实施例，可降低SiC衬底和电极之间的接触电阻。
附图说明
[0009] 图1是说明用于根据第一实施例的半导体器件中的层结构的示意图。
[0010] 图2是说明用于形成图1中所示的半导体器件的结构的方法的示意图。
[0011] 图3是说明用于形成图1中所示的半导体器件的结构的方法的示意图。
[0012] 图4是说明用于形成图1中所示的半导体器件的结构的方法的示意图。
[0013] 图5是说明图3的构造的变形的示意图。
[0014] 图6是说明用于根据比较示例的半导体器件中的层结构的示意图。
[0015] 图7是说明用于形成图6中所示的半导体器件的结构的方法的示意图。
[0016] 图8是说明用于形成图6中所示的半导体器件的结构的方法的示意图。
[0017] 图9A是说明根据第一实施例的层结构的深度分布的曲线图。图9B是说明根据比较示例的层结构的深度分布的曲线图。
[0018] 图10是说明根据第二实施例的半导体器件的构造的示意图。
[0019] 图11是说明图10的构造的变形的示意图。
[0020] 图12是说明图11的构造的变形的示意图。
[0021] 图13是说明根据第三实施例的半导体器件的构造的示意图。
[0022] 图14是说明图13的构造的变形的示意图。
[0023] 图15是说明根据第四实施例的半导体器件的构造的示意图。
具体实施方式
[0025] 第一实施例
[0026] 图1是说明用于根据第一实施例的半导体器件中的层结构的示意图。半导体器件包括SiC衬底SCS，硅化物层SLD以及金属层ML(钛层TL、镍层NL以及金层AL)。SiC衬底SCS在其表面中包括硅化物层SLD。如下文详细说明的，硅化物层SLD包含镍(Ni)和钛(Ti)。钛层TL、镍层NL以及金层AL以靠近硅化物层SLD的顺序布置。但是，金属层ML的层结构不限于图1中所示的示例结构(钛层TL、镍层NL以及金层AL)。
[0027] 图2至4各为说明形成图1中所示的半导体器件的结构的方法的示意图。首先，如图2中所示，提供SiC衬底SCS。
[0028] 随后，如图3中所示，例如通过溅射在SiC衬底SCS上形成钛层TL1。如下文所述，钛层TL1有助于形成硅化物层SLD。钛层TL1例如具有5至10nm的厚度。随后，例如通过溅射在钛层TL1上形成镍层NL1。如下文所述，镍层NL1也有助于形成硅化物层SLD。镍层NL1例如具有5至200nm的厚度。镍层NL1可以不直接形成在钛层TL1上。例如，镍层NL1可形成在钛层TL1上，同时不同于镍层NL1的金属层设置在其间。
[0029] 随后，如图4中所示，硅化物层SLD形成在SiC衬底SCS的表面中。具体地，SiC衬底SCS、钛层TL1以及镍层NL1(图3)例如通过激光退火而被加热。因此，硅化物层SLD形成在SiC衬底SCS的表面中。在这种情况下，SiC衬底SCS包含分别来自钛层TL1和镍层NL1的钛(Ti)和镍(Ni)。
[0030] 随后，在硅化物层SLD上依次形成钛层TL，镍层NL以及金层AL。以此方式，形成图1中所示的结构。
[0031] 图5是说明图3的构造的变形的示意图。如图5中所示，例如通过溅射在SiC衬底SCS上形成钛镍合金层TNL。在这种情况下，如图4中所示，也可通过加热SiC衬底SCS以及钛镍合金层TNL而形成硅化物层SLD。
[0032] 图6是说明用于根据比较示例的半导体器件中的层结构的示意图，且对应于第一实施例的图1。半导体器件包括SiC衬底SCS，硅化物层SLD、钛层TL、镍层NL以及金层AL。SiC衬底SCS在其表面中包括硅化物层SLD。如下文详细说明的，硅化物层SLD包含镍(Ni)。
钛层TL、镍层NL以及金层AL以靠近硅化物层SLD的顺序布置。
钛层TL、镍层NL以及金层AL以靠近硅化物层SLD的顺序布置。
[0033] 图7和8各为说明形成图6中所示的半导体器件的结构的方法的示意图。首先，与第一实施例相同，执行图2中所示的步骤。
[0034] 随后，如图7中所示，在SiC衬底SCS上形成镍层NL1。如下文所述，镍层NL1有助于形成硅化物层SLD。
[0035] 随后，如图8中所示，硅化物层SLD形成在SiC衬底SCS的表面中。具体地，SiC衬底SCS以及镍层NL1(图7)例如通过激光退火而被加热。因此，硅化物层SLD形成在SiC衬底SCS的表面中。在这种情况下，SiC衬底SCS包含来自镍层NL1的镍(Ni)。
[0036] 随后，在硅化物层SLD上依次形成钛层TL、镍层NL以及金层AL。以此方式，形成图6中所示的结构。
[0037] 图9A是说明根据第一实施例的层结构的深度分布的曲线图。图9B是说明根据比较示例的层结构的深度分布的曲线图。图9A和9B中所示的深度分布各通过在从钛层TL侧至SiC衬底SCS的方向上借助俄歇电子能谱(AES)溅射而获得。氩(Ar)溅射用于AES溅射。
[0038] 首先，利用图9A说明第一实施例。在图9A中所示的示例情况下，其中镍(Ni)光谱具有等于或大于半峰值的区域(溅射时间：约55至95分钟)对应于硅化物层SLD。至这个区域左侧的区域(溅射时间：约55分钟或更少)对应于钛层TL。至硅化物层SLD的区域右侧的区域(溅射时间：约95分钟或更多)对应于SiC衬底SCS。在图9A中所示的示例情况下，硅化物层SLD的区域(溅射时间：约55至95分钟)的宽度对应于相应于硅化物层SLD的深度分布的溅射时间ts。
[0039] 在图9A中所示的示例情况下，在从0.4ts至ts的溅射时间范围内的从钛层TL侧的硅化物层SLD的深度分布包含其中由AES溅射确定的钛(Ti)原子占由AES溅射确定的所有原子的5原子％或更多的区域。换言之，硅化物层SLD在靠近SiC衬底SCS侧包含一定量的钛(Ti)。
[0040] 通过研究，本发明人已经发现靠近于SiC衬底SCS侧(图9A)的硅化物层SLD包含的钛(Ti)可能来自于钛层TL1(图3)。在第一实施例中，如图3和4中所示，硅化物层SLD在SiC衬底SCS、钛层TL1以及镍层NL1依次布置的同时形成。换言之，在硅化物层SLD形成之前，钛(钛层TL1)位于硅化物层SLD的靠近SiC衬底SCS的一侧。在这种情况下，即使硅化物层SLD形成在SiC衬底SCS的表面中，一定量的钛(Ti)可能残留在硅化物层SLD的靠近SiC衬底SCS的一侧。
[0041] 如上所述，镍层NL1(图3)可不直接形成在钛层TL1(图3)上。在这种情况下，例如，不是钛层TL1也不是镍层NL1的金属层位于钛层TL1和镍层NL1之间。在这种情况下，硅化物层SLD在靠近SiC衬底SCS的一侧也可包含来自钛层TL的钛(Ti)。而且，即使如图5中所示设置钛镍合金层TNL，硅化物层SLD在靠近SiC衬底SCS的一侧也可包含来自钛镍合金层TNL的钛(Ti)。
[0042] 而且，在图9A中所示的示例情况下，在从0.1ts至ts的溅射时间范围内的从钛层TL侧的硅化物层SLD的深度分布包含由AES溅射确定的镍(Ni)原子占由AES溅射确定的所有原子的2原子％或更多的区域。换言之，硅化物层SLD包含靠近SiC衬底SCS侧的一定量的镍(Ni)。通过研究，发明人已经发现这样的镍(Ni)可能来自镍层NL1(图3)。
[0043] 而且，在图9A中所示的示例情况下，在从0.4ts至ts的溅射时间范围内的从钛层TL侧的硅化物层SLD的深度分布示出镍(Ni)原子数在任意区域中都大于钛(Ti)原子数。通过控制图3中所示的步骤中的各个钛层TL1以及镍层NL1的厚度实现这种分布。详细来说，将镍层NL1的厚度以及镍层NL1中包含的镍原子数分别控制为大于钛层TL1的厚度以及钛层TL1中包含的钛原子数。
[0044] 但是，镍(Ni)原子数和钛(Ti)原子数之间的数量关系不限于图9A中的示例关系。例如，在从0.4ts至ts的溅射时间范围内的从钛层TL侧的硅化物层SLD的深度分布可示出镍(Ni)原子数在任意区域中都小于钛(Ti)原子数。以与上述相同的方式，通过控制图3中所示的步骤中的各个钛层TL1和镍层NL1的厚度实现这种分布。
[0045] 而且，在图9A中所示的示例情况下，碳(C)、镍(Ni)以及钛(Ti)分别均匀地分散在硅化物层SLD的中心区中(溅射时间：约55至95分钟)。具体地，在从0.25ts至0.75ts的溅射时间范围内的从钛层TL侧的硅化物层SLD的深度分布示出碳(C)原子数(原子浓度)的最大值和最小值之间的差是最大值和最小值的算术平均值的10％或更小。类似地，深度分布示出镍(Ni)原子数(原子浓度)的最大值和最小值之间的差是最大值和最小值的算术平均值的10％或更小。类似地，深度分布示出钛(Ti)原子数(原子浓度)的最大值和最小值之间的差是最大值和最小值的算术平均值的10％或更小。
[0046] 随后，利用图9B说明比较示例。在图9B中所示的示例情况下，其中镍(Ni)光谱具有等于或大于半峰值的区域(溅射时间：约52.5至70分钟)对应于硅化物层SLD。至这个区域左侧的区域(溅射时间：约52.5分钟或更少)对应于钛层TL。至硅化物层SLD的区域右侧的区域(溅射时间：约70分钟或更多)对应于SiC衬底SCS。
[0047] 在图9B中所示的示例情况下，硅化物层SLD的上述区域的宽度(溅射时间：约52.5至70分钟)对应于相应于硅化物层SLD的深度分布的溅射时间ts。在图9B中所示的情况下，在从0.4ts至ts的溅射时间范围内的从钛层TL侧的硅化物层SLD的深度分布示出由AES溅射确定的钛原子数基本上为零。换言之，硅化物层SLD在靠近SiC衬底SCS侧基本上不含钛(Ti)。
[0048] 在比较示例中，如图7和8中所示，在SiC衬底SCS上设置镍层NL1的同时形成硅化物层SLD。换言之，再没有钛层的情况下形成硅化物层SLD，允许硅化物层SLD主要包含钛(Ti)。因此，在比较示例中，硅化物层SLD在靠近SiC衬底SCS侧基本上不含钛(Ti)。
[0049] 而且，在图9B中所示的情况下，与图9A中所示的情况相比，硅化物层SLD中的碳(C)原子浓度(溅射时间：约52.5至70分钟)大幅改变。而且，硅化物层SLD中的碳(C)原子浓度在靠近SiC衬底SCS侧具有峰值。这种峰值提示了碳(C)局部分布在靠近SiC衬底SCS的硅化物层SLD的区域中。
[0050] 碳可具有高于硅化物层SLD的电阻率。在这种情况下，其中局部分布碳的区域具有相对高的电阻。因此，碳的局部分布导致这种高电阻，且会影响包括SiC衬底SCS的半导体器件的操作。
[0051] 通过研究，发明人已经发现局部分布在靠近SiC衬底SCS侧的硅化物层SLD中(图9B)的碳(C)来自SiC衬底SCS中包含的碳(C)。这样的碳(C)例如会在用于形成硅化物层SLD的退火(如图8中示例性示出)期间沉淀。
[0052] 现在将图9A和9B彼此比较。在图9A中，抑制碳(C)局部分布在硅化物层SLD的部分区域中。在图9B中，碳(C)局部分布在靠近SiC衬底SCS侧的硅化物层SLD中。通过研究，发明人已经发现硅化物层SLD中包含的钛(Ti)可能会抑制第一实施例中的碳(C)的局部分布。
[0053] 详细来说，如上所述，第一实施例中的硅化物层SLD在靠近SiC衬底SCS侧(图9A)包含大量钛(Ti)。因此，在第一实施例中，可能能抑制碳(C)的局部分布。在比较示例中，在靠近SiC衬底SCS侧(图9B)的硅化物层SLD中没有包含这样的大量的钛(Ti)。因此，在比较示例中，可能不能抑制碳(C)的局部分布。
[0054] 通过研究，发明人已经推断钛(Ti)可能能以下述方式抑制碳(C)的局部分布。在第一实施例和比较示例每一个中都执行用于形成硅化物层SLD的退火(加热)。因此，碳(C)从SiC衬底SCS沉淀进入硅化物层SLD。在第一实施例中，如上所述，硅化物层SLD包含大量钛(Ti)。通常，钛(Ti)容易与碳(C)结合。因此，在第一实施例中，当从SiC衬底SCS沉淀碳(C)时，碳(C)与硅化物层SLD中包含的钛(Ti)结合。这种与钛(Ti)结合的碳(C)基本上均匀地在硅化物层SLD中扩散。因此，抑制了碳(C)的局部分布。
[0055] 在比较示例中，硅化物层SLD不包含大量钛(Ti)。因此，当从SiC衬底SCS沉淀碳(C)时，碳(C)几乎不与钛(Ti)结合。在这种情况下，碳(C)几乎不在硅化物层SLD中扩散。因此，碳(C)局部分布在靠近SiC衬底SCS侧的硅化物层SLD中。
[0056] 而且，在图9A中，镍(Ni)基本上均匀地分散在硅化物层SLD中。在图9B中，镍(Ni)局部分布在靠近钛层TL侧的硅化物层SLD中。
[0057] 通过研究，发明人已经推断由于以下原因而在第一实施例和比较示例之间可能出现差异。其中局部分布碳的区域会阻挡镍的扩散。在第一实施例中，抑制碳局部分布在硅化物层SLD的某个区域中。这基本上消除了由碳的局部分布而对镍扩散的阻挡。在比较示例中，碳局部分布在靠近SiC衬底SCS侧的硅化物层SLD中。因此，来自镍层NL1的镍(图7)不会扩散至SiC衬底SCS侧。
[0058] 如上所述，根据第一实施例，硅化物层SLD在靠近SiC衬底SCS侧包含大量钛。这抑制了SiC衬底SCS中包含的碳局部分布在硅化物层SLD的某个区域中。
[0059] 第二实施例
[0060] 图10是说明根据第二实施例的半导体器件的构造的示意图。半导体器件包括二极管。借助图1中所示的层结构构造半导体器件。具体地，半导体器件包括SiC衬底SCS、第一导电类型半导体层NSL、第二导电类型区PR、第一电极EL1以及第二电极EL2。借助图1中所示的层结构共同构造SiC衬底SCS和第一电极EL1。
[0061] 在图10中所示的示例性构造中，第一导电类型是n型，而第二导电类型是p型。但是，第一导电类型和第二导电类型可以分别是p型和n型。以下，假设第一导电类型是n型而第二导电类型是p型而进行说明。
[0062] SiC衬底SCS具有彼此相对的第一表面以及第二表面。第一电极EL1位于第一表面侧。第二电极EL2位于第二表面侧。如下文详细说明的，在图10中所示的构造中，第一电极EL1作为二极管的阴极。第二电极EL2作为二极管的阳极。换言之，二极管设计为电+流在SiC衬底SCS的厚度方向上流动。在图10中所示的构造中，SiC衬底SCS是n衬底(第一导电类型衬底)。
[0063] SiC衬底SCS具有第一表面上的硅化物层SLD。第一电极EL1堆叠在硅化物层SLD上。第一电极EL1对应于图1中所示的金属层ML(钛层TL、镍层NL以及金层AL)。以此方式，图1中所示的层结构用于图10中所示的构造中。在这种构造中，第一电极EL1通过硅化物层SLD耦合至SiC衬底SCS。这使得第一电极EL1欧姆连接至SiC衬底SCS。
[0064] 第一导电类型半导体层NSL设置在SiC衬底SCS的第二表面上。第一导电类型半导体层NSL是外延层(例如SiC外延层或GaN外延层)，其例如借助作为基础材料的SiC衬-底SCS形成。在图10中所示的构造中，第一导电类型半导体层NSL是n层。第一导电类型半导体层NSL具有低于SiC衬底SCS的杂质浓度。
[0065] 第二导电类型区PR设置在第一导电类型半导体层NSL的表面中。在这种构造中，pn结形成在第二导电类型区PR和第一导电类型半导体层NSL之间的界面处。借助这种pn结形成二极管。
[0066] 绝缘层DL设置在第一导电类型半导体层NSL上。绝缘层DL例如由二氧化硅(SiO2)膜或氮化硅(SiN)膜形成。例如，绝缘层DL用作保护第一导电类型半导体层NSL的表面的保护层。绝缘层DL具有在平面图中在其中包括至少一部分第二导电类型区PR的开口。如下所述，借助第二电极EL2填充开口。
[0067] 第二电极EL2设置在第一导电类型半导体层NSL上。第二电极EL2由与第二导电类型区PR形成欧姆结的金属形成。当第二导电类型区PR由p型SiC组成时，诸如钛(Ti)的金属可用作这种金属。
[0068] 在图10中所示的构造中，第二电极EL2具有在平面图中与开口重叠并填充绝缘层DL的开口的部分。另一方面，这种部分外部的第二电极EL2的区域位于绝缘层DL上。在这种情况下，该部分外部的第二电极EL2的区域用作场板。电场可聚集在绝缘层DL下的区域中。上述场板缓解这种电场聚集。
[0069] 如上所述，根据第二实施例，pn结二极管借助SiC衬底SCS构造。在二极管中，图1中所示的层结构用于耦合至SiC衬底SCS的电极(第一电极EL1)。在这种构造中，与第一实施例相同，通过图1中所示的层结构中包含的硅化物层(硅化物层SLD)抑制碳的局部分布。因此，可降低二极管的导通电阻。
[0070] 图11是说明图10的构造的变形的示意图。如图11中所示，半导体器件可具有肖特基势垒二极管(SBD)。具体地，在图11中所示的示例性构造中，第二导电类型区PR(图10)没有形成在第一导电类型半导体层NSL的表面中。第二电极EL2由与第一导电类型半导体层NSL形成肖特基结的金属形成。在这种构造中，跨越第二电极EL2和第一导电类型半导体层NSL之间的界面形成SBD。当第一导电类型半导体层NSL由n型SiC组成时，诸如钛(Ti)的金属可用作所述金属。
[0071] 在图11中所示的构造中，与第二实施例相同，也可降低二极管(SBD)的导通电阻。
[0072] 图12是说明图11的构造的变形的示意图。如图12中所示，半导体器件可包括结型势垒肖特基二极管(JBS)。在JBS二极管中，如下所述，借助第一导电类型半导体层NSL构造SBD，且多个第二导电类型区PR设置在第一导电类型半导体层NSL中。
[0073] 详细来说，在图12中所示的示例性构造中，第二导电类型区PR设置在第一导电类型半导体层NSL的表面中。各个第二导电类型区PR与第一导电类型半导体层NSL形成pn结。第二导电类型区PR在平面图中沿第一方向(图12中的x轴方向)排列。
[0074] 第二电极EL2设置在第一导电类型半导体层NSL上。在图12中所示的构造中，第二电极EL2跨越第二导电类型区PR。第二电极EL2与彼此相邻的第二导电类型区PR之间的第一导电类型半导体层NSL形成肖特基结。因此，跨越第二电极EL2和其中没有设置第一导电类型半导体层NSL的第二导电类型区PR之间的界面形成SBD。
[0075] 在JBS二极管中，当施加正向偏压时，SBD执行整流动作。当施加反向偏压时，SBD通常泄漏电流较大。在JBS二极管中，pn结由多个第二导电类型区PR和第一导电类型半导体层NSL构造。在这种构造中，当施加反向偏压时，围绕各个第二导电类型区PR形成耗尽层。在这种情况下，允许第一导电类型半导体层NSL的区域完全耗尽，该区域位于彼此相邻的第二导电类型区PR之间。即使在对其施加反向偏压的情况下，JBS二极管也能通过这种耗尽层抑制泄漏电流。
[0076] 在图12中所示的构造中，与第二实施例相同，二极管(SBD)的导通电阻也可被降低。
[0077] 第三实施例
[0078] 图13是说明根据第三实施例的半导体器件的构造的示意图。半导体器件包括双扩散MOS(DMOS)。借助图1中所示的层结构构造半导体器件。具体地，半导体器件包括SiC衬底SCS、第一导电类型半导体层NSL、第二导电类型区PR、源区SR、栅电极GE、漏电极DE以及源电极SE。SiC衬底SCS和漏电极DE借助图1中所示的层结构共同构造。
[0079] SiC衬底SCS具有彼此相对的第一表面和第二表面。漏电极DE位于第一表面侧。栅电极GE和源电极SE位于第二表面侧。在图13中所示的示例性构造中，SiC衬底SCS是+
n衬底(第一导电类型衬底)。
n衬底(第一导电类型衬底)。
[0080] SiC衬底SCS具有在第一表面上的硅化物层SLD。漏电极DE堆叠在硅化物层SLD上。漏电极DE对应于图1中所示的金属层ML(钛层TL、镍层NL以及金层AL)。以此方式，图1中所示的层结构用于图13中所示的构造中。在这种构造中，漏电极DE通过硅化物层SLD耦合至SiC衬底SCS。这允许漏电极DE欧姆连接至SiC衬底SCS。
[0081] 第一导电类型半导体层NSL设置在SiC衬底SCS的第二表面上。第一导电类型半导体层NSL是外延层(例如SiC外延层或GaN外延层)，其例如借助作为基础材料的SiC衬-底SCS形成。在图13中所示的构造中，第一导电类型半导体层NSL是n层。第一导电类型半导体层NSL具有低于SiC衬底SCS的杂质浓度。
[0082] 第二导电类型区PR设置在第一导电类型半导体层NSL的表面中。在图13中所示的构造中，两个第二导电类型区PR沿平面图中的第一方向(图13中的x轴方向)彼此相对。如下所述，栅电极GE位于两个第二导电类型区PR之间。
[0083] 源区SR设置在各个第二导电类型区PR的表面中。源区SR是第一导电类型区(n+区)。在图13中所示的构造中，源区SR比第二导电类型区PR浅。
[0084] 栅绝缘膜GI设置在第一导电类型半导体层NSL上。在图13中所示的构造中，栅绝缘膜GI跨越相对的第二导电类型区PR。栅绝缘膜GI例如由二氧化硅(SiO2)膜形成。
[0085] 栅电极GE设置在栅绝缘膜GI上。栅电极GE由此跨越相对的第二导电类型区PR。栅电极GE例如由多晶硅形成。而且，在图13中所示的构造中，栅电极GE由层间绝缘膜ILD覆盖。层间绝缘膜ILD例如由二氧化硅(SiO2)膜形成。
[0086] 源电极SE设置在第二导电类型区PR上。在这种构造中，在平面图中，源电极SE包括至少一些源区SR。因此，源电极SE可电耦合至各个源区SR。源电极SE由与源区SR形成欧姆结的金属形成。具体地，当源区SR由n型SiC组成时，源电极SE例如由钛(Ti)形成。在图13中所示的构造中，源电极SE覆盖层间绝缘膜ILD以及第一导电类型半导体层NSL。
[0087] 如上所述，根据第三实施例，DMOS利用SiC衬底SCS构造。在DMOS中，图1中所示的层结构用于耦合至SiC衬底SCS的电极(漏电极DE)。在这种构造中，与第一实施例相同，通过图1中所示的层结构中包含的硅化物层(硅化物层SLD)抑制碳的局部分布。因此，可降低DMOS的导通电阻。
[0088] 图14是说明图13的构造的变形的示意图。如图14中所示，栅电极GE可埋入第一导电类型半导体层NSL中。换言之，图13中所示的DMOS可以是沟槽DMOS。
[0089] 详细来说，第一导电类型半导体层NSL在相对的第二导电类型区PR之间具有沟槽。栅绝缘膜GI沿沟槽的底部和内侧面设置。而且，借助栅电极GE填充沟槽。在图14中所示的示例性构造中，沟槽比各个源区SR和各个第二导电类型区PR深。
[0090] 在图14中所示的构造中，与第三实施例相同，也可降低DMOS的导通电阻。
[0091] 第四实施例
[0092] 图15是说明根据第四实施例的半导体器件的构造的示意图。半导体器件包括平面型MOS。半导体器件借助图1中所示的层结构构造。但是，如下文详细说明的，图15中所示的示例性构造与图1中所示的构造的不同在于构成金属层ML的材料。具体地，半导体器件包括SiC衬底SCS、扩散层DIF、栅电极GE、绝缘层DL以及接触CT。SiC衬底SCS和各个接触CT借助图1中所示的层结构共同构造。
[0093] 详细来说，栅绝缘膜GI设置在SiC衬底SCS的表面上。栅电极GE设置在栅绝缘膜GI上。侧壁SW设置在栅电极GE的侧面上。栅绝缘膜GI例如由二氧化硅(SiO2)膜形成。栅电极GE例如由多晶硅形成。侧壁SW例如由二氧化硅(SiO2)膜或氮化硅(SiN)膜形成。
[0094] 扩散层DIF设置在SiC衬底SCS的表面中。在图15中所示的构造中，彼此相对的两个扩散层DIF跨越栅电极GE。各个扩散层DIF都用作源极和漏极中的一个。扩散层DIF在其表面中包括图1中所示的硅化物层SLD。
[0095] 绝缘层DL设置在SiC衬底SCS，栅电极GE以及侧壁SW上以便覆盖SiC衬底SCS、栅电极GE和侧壁SW。绝缘层DL例如由二氧化硅(SiO2)膜或低k材料(例如SiCOH)形成。
[0096] 接触CT埋入绝缘层DL中。在图15中所示的构造中，各个接触CT都设置在各个扩散层DIF上。接触CT耦合至扩散层DIF，同时贯穿绝缘层DL。在这种构造中，接触CT的下端通过图1中所示的硅化物层SLD耦合至扩散层DIF。换言之，接触CT对应于图1中所示的构造中的金属层ML。接触CT例如由钨(W)或铜(Cu)形成。
[0097] 如上所述，根据第四实施例，平面型MOS借助SiC衬底SCS构造。在MOS中，图1中所示的硅化物层SLD用作允许接触CT耦合至SiC衬底SCS(扩散层DIF)的硅化物层(硅化物层SLD)。在这种构造中，与第一实施例相同，可通过硅化物层SLD抑制碳的局部分布。因此，可降低MOS的导通电阻。
[0098] 虽然已经根据上述某些实施例具体说明了本发明人实现的本发明，但是本发明不应局限于此，且显然在不脱离本发明主旨的范围内可对本发明进行各种变形或替换。
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