集成电路制造中用于俄歇电子能谱的样品的处理方法
专利汇可以提供集成电路制造中用于俄歇电子能谱的样品的处理方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种在集成 电路 制造中用子分析样品的方法，集成电路例如是MOS晶体管、 专用集成电路 、 存储器 器件、 微处理器 、片上系统。该方法包括提供一 块 集成电路芯片，其具有表面区域，该表面区域具有至少一个感兴趣区域，如键合焊盘。该方法包括利用阻隔材料 覆盖 包括感兴趣区域在内的表面区域的第一部分。该方法还在表面区域的第二部分上形成金属层，同时阻隔材料保护了第一部分。该方法移去阻隔材料以暴露包括感兴趣区域在内的表面区域的第一部分。该方法还对金属层施加 电压 差以从表面区域的第一部分吸引走一个或多个带电粒子。该方法还对包括感兴趣区域在内的表面区域进行能谱分析。，下面是集成电路制造中用于俄歇电子能谱的样品的处理方法专利的具体信息内容。
1.一种在集成电路制造中用于分析样品的方法，所述方法包括：
提供一块集成电路芯片，所述集成电路芯片具有围绕有钝化材料的焊 盘区，所述焊盘区具有至少一个感兴趣区域；
利用阻隔材料覆盖包括所述感兴趣区域在内的所述焊盘区的第一部 分；
在所述焊盘区的第二部分上形成金属层，同时所述阻隔材料保护了所 述第一部分；
移去所述阻隔材料以暴露包括所述感兴趣区域在内的所述焊盘区的第 一部分；
对所述金属层施加电压差以从所述焊盘区的第一部分吸引走一个或多 个带电粒子；以及
对包括所述感兴趣区域在内的所述焊盘区进行能谱分析。
2.如权利要求1所述的方法，其中所述一个或多个带电粒子是一个或 多个电子。
3.如权利要求1所述的方法，其中所述电压差是接地。
4.如权利要求1所述的方法，其中所述焊盘区包括铝。
5.如权利要求1所述的方法，其中所述钝化材料包括覆盖在二氧化硅 层上的氮化硅层。
6.如权利要求1所述的方法，其中所述金属层包括铂材料。
7.如权利要求1所述的方法，其中所述金属层的厚度约为50埃。
8.如权利要求1所述的方法，其中所述阻隔材料是铝膜。
9.如权利要求1所述的方法，其中所述焊盘区是键合焊盘。
10.如权利要求1所述的方法，其中所述感兴趣区域包括一个缺陷。
11.一种在集成电路制造中用于分析样品的方法，所述方法包括：
提供一块集成电路芯片，所述集成电路芯片具有表面区域，所述表面 区域具有至少一个感兴趣区域；
利用阻隔材料覆盖包括所述感兴趣区域在内的所述表面区域的第一部 分；
在所述表面区域的第二部分上形成金属层，同时所述阻隔材料保护了 所述第一部分；
移去所述阻隔材料以暴露包括所述感兴趣区域在内的所述表面区域的 第一部分；
对所述金属层施加电压差以从所述表面区域的第一部分吸引走一个或 多个带电粒子；以及
对包括所述感兴趣区域在内的所述表面区域进行能谱分析。
12.如权利要求11所述的方法，其中所述一个或多个带电粒子是一个 或多个电子。
13.如权利要求11所述的方法，其中所述电压差包括地电位。
14.如权利要求11所述的方法，其中所述感兴趣区域包括焊盘区，所 述焊盘区包括铝。
15.如权利要求11所述的方法，其中所述感兴趣区域围绕有钝化材 料，所述钝化材料包括覆盖在二氧化硅层上的氮化硅层。
16.如权利要求11所述的方法，其中所述金属层包括铂材料。
17.如权利要求11所述的方法，其中所述金属层的厚度约为50埃。
18.如权利要求11所述的方法，其中所述阻隔材料是铝膜。
19.如权利要求11所述的方法，其中所述感兴趣区域包括键合焊盘。
20.如权利要求11所述的方法，其中所述感兴趣区域包括一个缺陷。
21.一种用于样品处理以用于集成电路的制造的装置，所述装置包 括：
一个夹持器装置；
一个台，耦合到所述夹持器装置，所述台能够夹持待分析样品的一部 分；
一个护罩，可操作地耦合到所述台以阻隔所述样品的一部分，所述护 罩能够相对于所述样品移动以阻隔所述样品的一个或多个部分。
22.如权利要求21所述的装置，其中所述护罩位于一个轨道构件上， 所述护罩可以沿所述轨道构件从第一空间位置移动到第二空间位置。
23.如权利要求21所述的装置，其中护罩是铝材料。
24.如权利要求21所述的装置，其中所述护罩是不锈钢材料。
25.如权利要求21所述的装置，还包括围绕整个样品和护罩的封装。
26.如权利要求21所述的装置，还包括溅射设备，所述溅射设备能够 在所述样品的一个或多个暴露部分上沉积金属材料，而所述样品的其他部 分被所述护罩阻隔。
27.如权利要求21所述的装置，其中所述夹持器装置适合于以圆形方 式旋转所述台。
28.如权利要求21所述的装置，其中所述夹持器装置适合于以x-y-z 方式移动所述台。
技术领域
本发明涉及集成电路及用于制造半导体器件的工艺。更具体而言，本发明 提供了一种方法和装置，用于在集成电路的制造中制备俄歇电子能谱 (Auger Electronic Spectrometer，AES)的样品，但是应当认识到，本发明 具有更广阔的应用范围。仅作为示例，这些样品制备技术可以导致识别出颗粒状 污染物和/或残留物，这些污染物和/或残留物导致器件产率降低和其他的可靠性问题。
背景技术
日益增加的电路密度不仅提高了集成电路的性能和复杂度，还给消费 者提供了更低的成本。集成电路或芯片制造设备可能花费数亿，甚至数十 亿美元。每种制造设备都有一定的晶片产量，每个晶片在其上都有一定数 目的集成电路。因此，通过使集成电路的各个器件更小，可以在每个晶片 上制作更多的器件，从而增大了制造设备的输出量。使器件更小是非常有 挑战性的，这是因为集成制造中所使用的每种工艺都是有极限的。也就是 说，给定工艺一般只能工作到某一特征尺寸，然后就需要改变工艺或器件 布图。另外，由于器件要求越来越快的设计，所以在某些传统的工艺和材 料上存在工艺极限。
存在基于给定特征尺寸的限制的工艺示例是用于集成电路的键合焊盘 (bonding pad)结构的形成。这种键合焊盘结构经常利用铝金属层形成，在 铝金属层上利用光刻技术图案化。这种铝金属层经常会被残留粒子和/或其 他杂质污染。这些粒子和/或杂质导致器件产率降低和其他可靠性问题。可 以在本说明书特别是下文中找到集成电路的这些和其他的限制。
从以上内容可以看出，希望获得一种用于处理半导体器件的改进技 术。
发明内容
在特定实施例中，本发明提供了一种在集成电路制造中用于分析样品 的方法，集成电路例如是MOS晶体管、专用集成电路、存储器器件、微 处理器、片上系统。该方法包括提供一块集成电路芯片，所述集成电路芯 片具有围绕有钝化材料的焊盘区。焊盘区具有至少一个感兴趣区域。在特 定实施例中，术语“围绕”可以指整体围绕或部分围绕，并且不应当脱离 其普通含义。在优选实施例中，焊盘区具有暴露的键合焊盘，其基本由含 铝材料制成。该方法包括利用阻隔材料覆盖包括感兴趣区域在内的焊盘区 的第一部分。该方法包括在焊盘区的第二部分上形成金属层，同时阻隔材 料保护了第一部分。该方法还包括移去阻隔材料以暴露包括感兴趣区域在 内的焊盘区的第一部分。该方法对金属层施加电压差以从焊盘区的第一部 分吸引走一个或多个带电粒子，并对包括感兴趣区域在内的焊盘区进行能 谱分析。
在可替换特定实施例中，本发明提供了一种在集成电路制造中用于分 析样品的方法，集成电路例如是MOS晶体管、专用集成电路、存储器器 件、微处理器、片上系统。该方法包括提供一块集成电路芯片，所述集成 电路芯片具有表面区域，所述表面区域具有至少一个感兴趣区域，如键合 焊盘。该方法包括利用阻隔材料覆盖包括感兴趣区域在内的表面区域的第 一部分。该方法还在表面区域的第二部分上形成金属层，同时阻隔材料保 护了第一部分。该方法移去阻隔材料以暴露包括感兴趣区域在内的表面区 域的第一部分。该方法还对金属层施加电压差以从表面区域的第一部分吸 引走一个或多个带电粒子。该方法还对包括感兴趣区域在内的表面区域进 行能谱分析。
在另一个可替换特定实施例中，本发明提供了一种用于样品处理以用 于集成电路的制造的装置。该装置具有夹持器装置。台耦合到夹持器装 置。在优选实施例中，台能够夹持待分析样品的一部分。该装置还具有可 操作地耦合到台以阻隔样品的一部分的护罩。护罩能够相对于样品移动以 阻隔样品的一个或多个部分。在特定实施例中，护罩位于轨道构件上，并 且可以沿轨道构件从第一空间位置移动到第二空间位置。
在特定实施例中，根据本领域普通技术人员的知识使用了术语“俄歇 电子能谱(AES)”。术语AES是一种可用来通过检测俄歇电子的能量识 别表面的元素组分的技术，这是普通含义的解释。在特定实施例中，俄歇 电子发射通常通过以电子束轰击样品来激发。俄歇电子能量是发射出电子 的元素所特有的。根据特定实施例，俄歇电子能谱可用于分析表面、薄膜 和界面。在T.A.Carlson的“Photoelectron and Auger Spectroscopy” (Plenum出版社，纽约，1975)和A.W.Czanderna的“Methods of Surface Analysis”(Elsevier，纽约，1975)以及其他来源中可以找到使用AES的 技术的另外细节。
本发明与传统技术相比有许多优点。例如，本技术提供了一种容易使 用基于传统技术的工艺的方式。在某些实施例中，该方法提供了每个晶片 上更高的器件产率。另外，该方法提供的工艺与传统的工艺技术完全兼 容，而不需要对传统设备和工艺作出实质修改。优选地，根据特定实施 例，本发明提供了一种识别颗粒状污染物和/或残留物的改进技术，这些污 染物和/或残留物可能导致器件故障和/或其他可靠性问题。取决于实施 例，可以实现这些优点中的一个或多个。在本说明书特别是下文中将更详 细的描述这些和其他的优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目 的、特征和优点。
附图说明
图1A和1B是根据本发明实施例的图案化的金属层的侧视图和顶视 图；
图2的简化图示出了根据本发明实施例的处理图案化的金属层的方 法；
图2A是根据本发明实施例的包括缺陷的图案化的金属层的简化顶视 图；
图3a～3c和图4a1～4b2是图案化的金属层的方法的实验结果的照片的 顶视图；以及
图5至图8图示了根据本发明实施例的焊盘掩模工具。
具体实施方式
仅作为示例，充电效应是AES分析在焊盘分析期间会面临的问题，充 电效应常导致元素峰移位，更严重的会导致所需能谱的失真。我们还知道 AES通过其特定的俄歇电子峰位置来识别元素，并且电子束是俄歇电子的 激发源。当主电子束扫描焊盘表面和周围的钝化层时，由于芯片中的大部 分焊盘未接地并且钝化材料不是导电材料，所以大量的电子可能累积在该 表面上并形成负电位，这会阻止俄歇电子从焊盘表面的溢出，并导致前述 的充电效应。
在过去，已经发展了多种方法来试图减少AES分析所遇到的充电效 应。一些方法包括在整个样品表面上涂覆铂(Pt)、以铝箔包封样品、以 低能离子激发样品表面等等。然而，这些方法中的每一种都有其缺点。例 如，Pt涂层可能损坏分析表面，或者表面上实际存在的元素信号可能被大 量的Pt信号峰削弱或干扰。利用铝箔包封某些结构具有低成功率。低能离 子中和经常需要额外的花费。在特定实施例中，我们提出了一种用于AES 分析的可减少AES分析期间的充电效应的方法和装置，该方法和装置在集 成电路的制造中是容易实现的、成本划算的、有效的，并且对分析表面基 本无损坏。可以在本说明书特别是下文中找到本方法和装置的另外细节。
图1的简化图示出了根据本发明实施例的图案化的金属层的顶视图 105。该图仅是示例，不应当用来限制所附权利要求的范围。本领域普通 技术人员应当认识到许多变化、修改和替换。如图所示，从顶视图看，图 案化的金属层包括焊盘区域111，其包括一个或多个焊盘缺陷113。在特 定实施例中，焊盘区域包括铝键合焊盘或其他类似结构。根据特定实施 例，缺陷可以是任何颗粒状污染物和/或残留物。根据特定实施例，图案化 的金属层位于半导体衬底上，半导体衬底包括覆盖的表面区域。根据特定 实施例，本发明使用了铂薄膜101和铝箔109，铝箔充当阻隔层。参考图 1A和1B，本方法减少了电子121的影响，电子121覆盖在图案化的金属 层的表面上，该表面包括焊盘区域和外围区域。可以在本说明书特别是下 文中找到本方法的另外细节。
根据本发明的实施例，一种用于分析集成电路器件的方法，包括测试 方法，可以概括概况如下。
1.提供一块集成电路芯片，所述集成电路芯片具有围绕有钝化材料的 焊盘区；
2.利用阻隔材料覆盖包括感兴趣区域在内的焊盘区的第一部分；
3.在焊盘区的第二部分上形成金属层，同时阻隔材料保护了第一部 分；
4.移去阻隔材料以暴露包括感兴趣区域在内的焊盘区的第一部分；
5.对金属层施加电压差以从焊盘区的第一部分吸引走一个或多个带电 粒子；
6.对包括感兴趣区域在内的焊盘区进行能谱分析；以及
7.按所需的执行其他步骤。
上述步骤序列提供了一种根据本发明实施例的方法。如图所示，该方 法使用了包括利用AES分析技术来测试焊盘区缺陷以用于集成电路的制造 的方式的步骤组合。也可以提供其他可替换的实施例，其中在不脱离所附 权利要求范围的情况下加入了某些步骤、去除了一个或多个步骤或者以不 同的顺序提供了一个或多个步骤。可以在本说明书特别是下文中找到本方 法和结构的细节。
图2的简化图示出了根据本发明实施例的处理图案化的金属层的方 法。该图仅是示例，不应当用来限制所附权利要求的范围。本领域普通技 术人员应当认识到许多变化、修改和替换。在特定实施例中，本发明提供 了在集成电路的制造中用于分析样品200的方法，集成电路例如是MOS 晶体管、专用集成电路、存储器器件、微处理器、片上系统。该方法包括 提供一块集成电路芯片。集成电路芯片具有围绕有钝化材料201的焊盘区 205。在特定实施例中，钝化材料可以包括覆盖有氮化硅层的氧化层。焊 盘区具有至少一个感兴趣区域，该区域将利用AES技术进行测试。在特定 实施例中，术语“围绕”可以指整体围绕或部分围绕，并且不应当脱离其 普通含义。在优选实施例中，焊盘区具有暴露的键合焊盘，其基本由含铝 材料制成。当然，也可以有其他的变化、修改和替换。
在特定实施例中，焊盘区包括一个或多个缺陷207。根据特定实施 例，这一个或多个缺陷可以包括残留物材料和/或颗粒状污染物。取决于特 定实施例，颗粒状污染物可以是中性的和/或带电的。颗粒状污染物的尺寸 可以从约100微米到约100纳米，或者更小。当然，也可以有其他的变 化、修改和替换。
再次参考图2，该方法包括利用阻隔材料211覆盖包括感兴趣区域在 内的焊盘区的第一部分。阻隔材料可以是任何屏蔽材料，其可以阻隔包括 一个或多个缺陷在内的暴露的焊盘区的第一部分。在特定实施例中，阻隔 材料是含铝材料薄片或其他类似材料。当然，也可以有其他的变化、修改 和替换。
该方法包括在焊盘区的第二部分上形成金属层215，同时阻隔材料保 护了第一部分。在特定实施例中，金属层可以是任何适当的导电材料，如 铂、铬、碳和铝等其他一种或多种材料。在优选实施例中，铂是厚度约 为50埃或更小的薄层。在特定实施例中，铂经常利用溅射工艺形成。
该方法还包括移去阻隔材料以暴露包括感兴趣区域231在内的焊盘区 的第一部分。如图所示，根据特定实施例，感兴趣区域包括一个或多个缺 陷。该方法对已形成的金属层217施加电压差219以从焊盘区的第一部分 吸引走一个或多个带电粒子。一旦电子被吸引走，该方法就对包括感兴趣 区域在内的焊盘区进行能谱分析。由于电子已基本消除，所以AES分析不 会由于电子而产生不正确的读数等等。当然，也可以有其他的变化、修改 和替换。
在特定实施例中，该方法还可以重复上述步骤中的一步或多步，以减 少和/或消除任何充电影响。即，为了消除来自于周围的钝化材料的充电效 应，本方法可以沿其他的三个空间方向(例如，依次旋转90、180和270 度)重复，并在焊盘上形成方形的无铂涂层的分析区域，如图2A所示。 如图所示，根据特定实施例，周围区域221包括金属涂层，而焊盘区没有 这种金属涂层。
图3a～3c和图4a1～4b2是根据本发明实施例的方法的实验结果的照片 的顶视图。这些图仅是示例，不应当用来限制所附权利要求的范围。本领 域普通技术人员应当认识到许多变化、修改和替换。如图所示，图3a～3c 示出了在铂涂覆之前和之后的样品照片。其中图3a显示了在铝箔涂覆之前 的样品照片，图3b显示了在铝箔涂覆之后的样品照片，以及图3c显示了 在涂覆后并移去铝箔的样品照片。图4a1～图4b2示出了具有和不具有Pt 涂层的样品的AES结果。其中，图4a1和a2是受到充电效应影响的样品 照片及分析图，图4b1和b2是不受充电效应影响的样品照片及分析图， 如图所示，没有充电影响的分析图示了各个峰，这各个峰很清楚并且容易 理解。当然，也可以有其他的变化、修改和替换。
取决于实施例，可以获得一个或多个以下的优点。
1.对电荷效应减少来说简单、成本划算、有效；
2.在被分析的焊盘表面上不产生损坏或干扰信号；
3.节省了AES样品准备的时间。
根据特定实施例，基于该方法，我们设计了“焊盘掩模工具”来制作 焊盘掩模以分析焊盘表面。可以在本说明书特别是下文中找到本工具的另 外细节。
图5至图8图示了根据本发明实施例的焊盘掩模工具。这些图仅是示 例，不应当用来限制所附权利要求的范围。本领域普通技术人员应当认识 到许多变化、修改和替换。如图5所示，根据特定实施例，我们的焊盘掩 模工具500至少由四部分组成：护罩501、轨道503、样品夹持器507用 于放置样品505、和底座509。参考图6，根据特定实施例，护罩由至少六 部分组成：A、B、C、D、E和F。取决于实施例，护罩可以包括更少或更 多部分。如图所示，根据特定实施例，D用来沿轨道粗略移动护罩。在特 定实施例中，E是螺杆，用来将护罩固定在轨道上。根据特定实施例，C 可以是螺杆或其他机构。根据特定实施例，调节C可以确保B和D以一 定精度相对移动。根据实施例，A和B可以是集成模块，或者A被设计为 插入到B上的沟槽中。A是护罩的关键部分，其前端必须足够薄和坚固。 其厚度可以为约5μm或其他尺寸。不需要为特殊形状，并且其可以设计为 图示的形状。F用来将护罩固定在轨道上以进行移动。轨道被设计为图7 中的形状700。其上开有沟槽以用于护罩的部分F的插入和移动。
参考图8，根据特定实施例，样品台由四部分组成：A、B、C和D。 根据特定实施例，它们确保样品随机旋转，并且能够粗略或精确地向上和 向下移动。样品可以利用双面粘胶带附着到A，或者通过在A上设计夹子 夹持到A。根据特定实施例，A可以相对于B粗略移动，并且也可以随机 旋转。在移动或旋转到其正确位置后，A可以利用螺栓扣接到B。B具有 柱状结构，其下部是方形，上部是圆形。在其中间部分设计有两个圆形 盘。D固定在底座上，其上有一个方形孔。根据特定实施例，B的方形下 部可以无间隙地插入到孔中，这确保了B只能向上和向下移动。根据特定 实施例，D和C之间的接合利用螺栓和/或其他附着机构实现。C上有把 手。旋转C可以使其相对于D精确移动。在B和C之间的滚珠调整B向 上和向下传动。从而实现了样品的精确向上和向下移动。如图所示，底座 用来支撑并稳定整个焊盘掩模工具。当然，也可以有其他的变化、修改和 替换。
还应当理解，这里所描述的示例和实施例只是出于示例性目的，本领 域技术人员可以根据其进行各种修改或改变，这些修改或改变应当包括在 本申请和所附权利要求的精神和范围内。
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