包括电容器的半导体存储器件
阅读：973发布：2020-05-13
专利汇可以提供包括电容器的半导体存储器件专利检索，专利查询，专利分析的服务。并且一种非易失性 存储器 件的页 缓冲器 的至少一个 锁 存器包括选择性地存储感测 节点 的 电压 的电容器。该电容器包括至少一个第一 接触 和至少一个第二接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度，地电压被供应到所述至少一个第二接触。所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触 电隔离 。，下面是包括电容器的半导体存储器件专利的具体信息内容。
1.一种非易失性存储器件，包括：
存储单元阵列，形成在衬底的第一区域中；以及
页缓冲器电路，形成在所述衬底的第二区域中，并且通过位线连接到所述存储单元阵列，
其中所述存储单元阵列包括单元串，所述单元串的每个包括沿垂直于所述衬底的方向堆叠的非易失性存储单元，
其中所述页缓冲器电路包括分别对应于所述位线的页缓冲器，其中所述页缓冲器的每个包括：
连接到感测节点的锁存器；以及
选择电路，配置为将所述感测节点选择性地连接到所述位线中的对应位线，其中所述锁存器中的至少一个锁存器包括配置为选择性地存储所述感测节点的电压的电容器，
其中所述电容器包括：
至少一个第一接触，所述感测节点的所述电压被选择性地供应到所述至少一个第一接触，所述至少一个第一接触具有与所述单元串的每个的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与所述第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并且与所述至少一个第一接触电隔离。
2.根据权利要求1所述的非易失性存储器件，其中所述至少一个第一接触包括两个或更多个第一接触，以及
其中连接所述两个或更多个第一接触的导电图案设置在所述两个或更多个第一接触的上表面上。
3.根据权利要求1所述的非易失性存储器件，其中所述至少一个第一接触包括两个或更多个第一接触，以及
其中连接所述两个或更多个第一接触的导电图案以及使所述导电图案与所述衬底绝缘的绝缘材料设置在所述两个或更多个第一接触的下表面与所述衬底之间。
4.根据权利要求1所述的非易失性存储器件，其中所述至少一个第二接触包括两个或更多个第二接触，
其中连接所述两个或更多个第二接触的第一导电图案设置在所述两个或更多个第二接触的上表面上，以及
其中连接所述两个或更多个第二接触的第二导电图案以及使所述第二导电图案与所述衬底绝缘的绝缘材料设置在所述两个或更多个第二接触的下表面与所述衬底之间。
5.根据权利要求1所述的非易失性存储器件，其中所述电容器还包括：
至少一个第三接触，设置在所述至少一个第一接触的第一侧，所述第一侧与所述至少一个第一接触的第二侧相反，
所述至少一个第一接触的第二侧面对所述至少一个第二接触。
6.根据权利要求5所述的非易失性存储器件，其中连接所述至少一个第二接触和所述至少一个第三接触的导电图案设置在所述至少一个第一接触、所述至少一个第二接触和所述至少一个第三接触之上。
7.根据权利要求5所述的非易失性存储器件，其中电连接所述至少一个第二接触和所述至少一个第三接触的第一结设置在所述衬底中，以及
其中所述至少一个第一接触设置于在所述第一结上设置的绝缘材料上。
8.根据权利要求7所述的非易失性存储器件，其中具有比所述第一结的掺杂浓度高的掺杂浓度的第二结分别设置在所述第一结的第一部分和所述第一结的第二部分中，所述第一结的所述第一部分接触所述至少一个第二接触，所述第一结的所述第二部分接触所述至少一个第三接触。
9.根据权利要求5所述的非易失性存储器件，其中所述至少一个第三接触连接到配置为向所述页缓冲器的每个的所述锁存器供电的导电图案。
10.根据权利要求5所述的非易失性存储器件，其中所述电容器还包括：
至少一个第四接触和至少一个第五接触，设置在除所述至少一个第一接触的所述第一侧和所述第二侧以外的所述至少一个第一接触的相应侧。
11.根据权利要求10所述的非易失性存储器件，其中所述至少一个第二接触包括：
两个或更多个第二接触，从第一位置到第二位置设置成直线，所述第一位置靠近此处设置所述至少一个第四接触的位置，所述第二位置邻近此处设置所述至少一个第五接触的位置。
12.根据权利要求10所述的非易失性存储器件，其中所述电容器还包括：
至少一个第六接触、至少一个第七接触、至少一个第八接触和至少一个第九接触，分别设置于与所述至少一个第一接触在对角线方向上的角对应的位置处。
13.根据权利要求1所述的非易失性存储器件，其中所述电容器还包括：
至少一个第三接触，所述感测节点的所述电压被供应到所述至少一个第三接触，所述至少一个第三接触具有与所述单元串的每个的所述第一高度对应的所述第二高度；以及至少一个第四接触，地电压被供应到所述至少一个第四接触，所述至少一个第四接触具有与所述第一高度对应的所述第三高度，与所述至少一个第三接触紧邻设置，并且与所述至少一个第三接触电隔离。
14.一种非易失性存储器件，包括：
存储单元阵列，形成在衬底的第一区域中；以及
页缓冲器电路，形成在所述衬底的第二区域中，并且通过位线连接到所述存储单元阵列，
其中所述存储单元阵列包括单元串，所述单元串的每个包括沿垂直于所述衬底的方向堆叠的非易失性存储单元，
其中所述页缓冲器电路包括分别对应于所述位线的页缓冲器，
其中所述页缓冲器的每个包括：
连接到感测节点的锁存器；
选择电路，配置为将所述感测节点选择性地连接到所述位线中的对应位线；以及连接到所述感测节点的电容器，以及
其中所述电容器包括：
至少一个第一接触，所述感测节点的感测电压被供应到所述至少一个第一接触，所述至少一个第一接触具有与所述单元串的每个的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与所述第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并且与所述至少一个第一接触电隔离。
15.根据权利要求14所述的非易失性存储器件，其中所述电容器还包括：
至少一个第三接触，设置在所述至少一个第一接触的第一侧，所述第一侧与所述至少一个第一接触的第二侧相反，
所述至少一个第一接触的所述第二侧面对所述至少一个第二接触。
16.一种非易失性存储器件，包括：
存储单元阵列，形成在衬底的第一区域中；以及
页缓冲器电路，形成在所述衬底的第二区域中，并且通过位线连接到所述存储单元阵列，
其中所述存储单元阵列包括单元串，所述单元串的每个包括沿垂直于所述衬底的方向堆叠的非易失性存储单元，
其中所述页缓冲器电路包括分别对应于所述位线的页缓冲器，
其中所述页缓冲器的每个包括：
连接到感测节点的锁存器；
选择电路，配置为将所述感测节点选择性地连接到所述位线中的对应位线；以及电容器，配置为向所述页缓冲器的每个提供电容，
其中所述电容器包括：
至少一个第一接触，具有与所述单元串的每个的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与所述第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并且与所述至少一个第一接触电隔离。
17.根据权利要求16所述的非易失性存储器件，其中所述至少一个第一接触连接到所述感测节点。
18.根据权利要求16所述的非易失性存储器件，其中所述至少一个第一接触被设置为所述锁存器中的至少一个锁存器的一部分。
19.根据权利要求16所述的非易失性存储器件，其中所述地电压被固定地供应到所述至少一个第二接触。
20.根据权利要求16所述的非易失性存储器件，其中所述电容器还包括：
至少一个第三接触，设置在所述至少一个第一接触的第一侧，所述第一侧与所述至少一个第一接触的第二侧相反，
所述至少一个第一接触的所述第二侧面对所述至少一个第二接触。
包括电容器的半导体存储器件
技术领域
背景技术
[0002] 由于半导体制造技术发展，因此半导体存储器的集成度得到提高。特别是，由于三维半导体存储器的制造发展，半导体存储器的集成度大幅提高。三维半导体存储器可以包括非易失性存储器，诸如，例如闪速存储器、相变存储器(PRAM)、铁电存储器(FRAM)或电阻存储器(RRAM)。
[0003] 半导体存储器通常包括其中设置存储单元的核心区、以及其中设置用于访问存储单元的外围电路的外围区。随着存储单元在三维结构中堆叠得更高，核心区的高度与外围区的高度之间的差异增大。由于核心区与外围区之间在高度上的差异增大，因此外围区中无法使用的空间增加。
发明内容
[0004] 本发明构思的实施方式提供了包括形成为基于核心区与外围区之间的高度差异的电容器的半导体存储器，该高度差异随着存储单元在三维结构中堆叠而发生。
[0005] 本发明构思的实施方式提供了一种非易失性存储器件，其包括形成在衬底的第一区域中的存储单元阵列、以及形成在衬底的第二区域中并通过位线连接到存储单元阵列的页缓冲器电路。存储单元阵列包括单元串，每个单元串包括沿垂直于衬底的方向堆叠的非易失性存储单元。页缓冲器电路包括分别对应于位线的页缓冲器。每个页缓冲器包括连接到感测节点的锁存器、以及配置为将感测节点选择性地连接到位线中的对应位线的选择电路。锁存器中的至少一个锁存器包括配置为选择性地存储感测节点的电压的电容器。该电容器包括：至少一个第一接触，感测节点的电压被选择性地供应到所述至少一个第一接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。
[0006] 本发明构思的实施方式还提供了一种非易失性存储器件，其包括形成在衬底的第一区域中的存储单元阵列、以及形成在衬底的第二区域中并通过位线连接到存储单元阵列的页缓冲器电路。存储单元阵列包括单元串，每个单元串包括沿垂直于衬底的方向堆叠的非易失性存储单元。页缓冲器电路包括分别对应于位线的页缓冲器。每个页缓冲器包括连接到感测节点的锁存器、配置为将感测节点选择性地连接到位线中的对应位线的选择电路、以及连接到感测节点的电容器。该电容器包括：至少一个第一接触，感测节点的感测电压被供应到所述至少一个第一接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。
[0007] 本发明构思的实施方式还提供了一种非易失性存储器件，其包括形成在衬底的第一区域中的存储单元阵列、以及形成在衬底的第二区域中并通过位线连接到存储单元阵列的页缓冲器电路。存储单元阵列包括单元串，每个单元串包括沿垂直于衬底的方向堆叠的非易失性存储单元。页缓冲器电路包括分别对应于位线的页缓冲器。每个页缓冲器包括连接到感测节点的锁存器、配置为将感测节点选择性地连接到位线中的对应位线的选择电路、以及配置为向每个页缓冲器提供电容的电容器。该电容器包括：至少一个第一接触，具有与每个单元串的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。附图说明
[0008] 本发明构思的以上及另外的目的和特征将由以下参照附图进行的描述变得明显。
[0009] 图1示出根据本发明构思的一实施方式的非易失性存储器件的框图。
[0010] 图2示出图1的存储单元阵列的存储块之中的一个存储块的电路图。
[0011] 图3示出图2的存储块的一部分的一示例的透视截面图。
[0012] 图4示出图1的页缓冲器之中的一个页缓冲器的一示例。
[0013] 图5示出图1的页缓冲器之中的该页缓冲器的另一示例。
[0014] 图6示出如关于图4和5描述的第一电容器或第二电容器的一示例的透视图。
[0016] 图8示出图6的电容器的修改。
[0017] 图9示出图8的电容器的修改。
[0018] 图10示出其中组合图8和9的实施方式的修改。
[0019] 图11示出图8至10的示例的修改。
[0020] 图12示出图11的电容器的修改。
[0021] 图13示出图12的电容器的修改。
[0022] 图14示出图12的电容器的修改。
[0023] 图15示出分配和设置电容器的一实施方式。
[0024] 图16示出页缓冲器的一实施方式，该实施方式对应于图4和5的组合。
具体实施方式
[0025] 下面，本发明构思的实施方式被详细且清楚地描述，使得本领域普通技术人员可以容易地实施本发明构思。
[0026] 在本发明构思的领域中传统的是，实施方式可以按执行所描述的功能或多个功能的块来描述和示出。在此可称为单位或模块等的这些块由诸如逻辑门、集成电路、微处理器、微控制器、存储电路、无源电子部件、有源电子部件、光学部件、硬连线电路等的模拟和/或数字电路而物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以实现在一个或更多个半导体芯片中、或者在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如一个或更多个经编程的微处理器和相关电路)实现，或者由执行该块的一些功能的专用硬件和执行该块的另外功能的处理器的组合实现。实施方式的每个块可以被物理地分成两个或更多个相互作用且离散的块而不脱离本发明构思的范围。同样地，实施方式的块可以被物理地组合成更复杂的块而不脱离本发明构思的范围。
[0027] 图1示出根据本发明构思的一实施方式的非易失性存储器件100的框图。参照图1，非易失性存储器件100包括存储单元阵列110、行解码器电路120、页缓冲器电路130、数据输入和输出电路140和控制逻辑电路150。
[0028] 存储单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz的每个包括多个存储单元。存储块BLK1至BLKz的每个可以通过至少一个地选择线GSL、至少一个虚设字线DWL、多个字线WL和至少一个串选择线SSL连接到行解码器电路120。
[0029] 存储块BLK1至BLKz的每个可以通过多个位线BL连接到页缓冲器电路130。存储块BLK1至BLKz可以共同连接到位线BL。存储块BLK1至BLKz的存储单元可以具有相同的结构。
[0030] 在一实施方式中，存储块BLK1至BLKz的每个可以对应于擦除操作的单位。可以针对每个存储块擦除存储单元阵列110的存储单元。属于一个存储块的存储单元可以被同时擦除。作为另一示例，存储块BLK1至BLKz的每个可以被分成多个子块。每个子块可以对应于擦除操作的单位。
[0031] 在一实施方式中，存储块BLK1至BLKz的每个可以包括由块地址标识的物理存储空间。字线WL的每个可以对应于由行地址标识的物理存储空间。位线BL的每个可以对应于由列地址标识的物理存储空间。
[0032] 在一实施方式中，每个存储块可以包括多个物理页，每个物理页包括多个存储单元。物理页可以指的是编程操作的单位。每个物理页的存储单元可以被同时编程。每个物理页可以包括多个逻辑页。
[0033] 在每个物理页的存储单元中被编程的位可以构成逻辑页。在每个物理页的存储单元中被编程的第一位可以构成第一逻辑页。在每个物理页的存储单元中被编程的第K位(K为正整数)可以构成第K逻辑页。
[0034] 行解码器电路120通过多个地选择线GSL、多个虚设字线DWL、多个字线WL和多个串选择线SSL连接到存储单元阵列110。行解码器电路120在控制逻辑电路150的控制下操作。
[0035] 行解码器电路120可以对通过输入/输出通道从外部器件(例如未示出的控制器)接收的地址进行解码。基于解码的地址，行解码器电路120可以控制将施加到串选择线SSL、虚设字线DWL、字线WL和地选择线GSL的电压。
[0036] 页缓冲器电路130通过位线BL连接到存储单元阵列110。页缓冲器电路130通过多个数据线DL与数据输入和输出电路140连接。页缓冲器电路130在控制逻辑电路150的控制下操作。
[0037] 页缓冲器电路130包括分别对应于多个位线BL的多个页缓冲器PB1至PBn(n为大于“1”的整数)。在编程操作期间，页缓冲器PB1至PBn可以从数据输入和输出电路140接收写入数据。
[0038] 页缓冲器PB1至PBn可以存储将写入存储单元的数据，并且可以取决于所存储的数据而分别将电压施加到位线BL。在读取操作期间，页缓冲器PB1至PBn可以感测位线的电压，并且可以存储感测到的结果作为读取数据。页缓冲器PB1至PBn可以将读取数据输出到数据输入和输出电路140。
[0039] 数据输入和输出电路140通过数据线DL与页缓冲器电路130连接。数据输入和输出电路140可以通过输入和输出通道将从页缓冲器电路130传输的读取数据输出到控制器，并且可以通过输入和输出通道将从控制器接收的数据传输到页缓冲器电路130。
[0040] 控制逻辑电路150可以通过输入和输出通道从控制器接收命令，并且可以通过控制通道从控制器接收控制信号。控制逻辑电路150可以响应于控制信号而接收通过输入和输出通道接收的命令，并且可以将通过输入和输出通道接收的地址路由到行解码器电路120。
[0041] 响应于控制信号，控制逻辑电路150可以将通过输入和输出通道接收的数据路由到数据输入和输出电路140。控制逻辑电路150可以对接收到的命令进行解码，并且可以基于解码后的命令而控制非易失性存储器件100。
[0042] 图2示出图1的存储单元阵列110的存储块BLK1至BLKz之中的一个存储块BLKk的电路图。
[0043] 图3示出图2的存储块BLKk的一部分BLKk'的一示例的透视截面图。在一实施方式中，与图2的存储块BLKk中的两个位线(例如BL2和BL3)和两个串选择线相关联的结构在图3中示出。
[0044] 参照图1至3，沿第一方向延伸并沿第二方向彼此间隔开的公共源极区CSR提供在衬底101上。公共源极区CSR可以共同彼此连接以形成公共源极线CSL。在一实施方式中，衬底101可以包括P型半导体材料。公共源极区CSR可以包括N型半导体材料。例如，用于增加公共源极线CSL的导电性的导电材料可以设置在公共源极区CSR上。
[0045] 在公共源极区CSR之间，绝缘层112和112a沿垂直于衬底101的第三方向顺序地堆叠在衬底101上。绝缘层112和112a可以沿第三方向彼此间隔开。在一实施方式中，绝缘层112和112a可以例如包括硅氧化物或硅氮化物。在一实施方式中，绝缘层112a和112a之中与衬底101接触的绝缘层112a的厚度(例如第三方向的厚度)可以比其余的绝缘层112的每个的厚度(例如第三方向的厚度)薄。
[0046] 柱PL提供在公共源极区CSR之间，柱PL设置为沿第一方向和第二方向彼此间隔开并沿第三方向穿透绝缘层112和112a。在一实施方式中，柱PL可以穿过绝缘层112和112a与衬底101接触。柱PL的每个可以包括内部材料114、沟道层115和第一绝缘层116。
[0047] 内部材料114可以包括绝缘材料或气隙。沟道层115可以包括P型半导体材料或本征半导体材料。第一绝缘层116可以包括一个或更多个绝缘层(例如不同的绝缘层)，诸如硅氧化物层、硅氮化物层和铝氧化物层。
[0048] 在公共源极区CSR之间，第二绝缘层117提供在绝缘层112和112a的上表面及下表面上，并暴露于柱PL的外表面。在一实施方式中，第二绝缘层117可以从绝缘层112和112a之中最上面的绝缘层的上表面被去除。
[0049] 在柱PL的每个中，第一绝缘层116和第二绝缘层117当彼此相邻联接时可以形成信息存储层。例如，第一绝缘层116和第二绝缘层117可以包括氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-铝(ONA)。第一绝缘层116和第二绝缘层117可以形成隧道绝缘层、电荷捕获层和阻挡绝缘层。
[0050] 在公共源极区CSR之间并且在绝缘层112和112a之间，导电材料CM1至CM13(即CM1、CM2、CM3、CM4、CM5、CM6、CM7、CM8、CM9、CM10、CM11、CM12和CM13)提供在第二绝缘层117的暴露的外表面上。导电材料CM1至CM13可以包括金属性导电材料。漏极118提供在柱PL上。在一实施方式中，漏极118可以包括N型半导体材料(例如硅)。在一实施方式中，漏极118可以与柱PL的沟道层115的上表面接触。
[0051] 如图3所示，沿第二方向延伸并沿第一方向彼此间隔开的位线BL2和BL3提供在漏极118上。位线BL2和BL3与漏极118连接。在一实施方式中，漏极118和位线(例如BL2和BL3)可以通过接触插塞彼此连接。位线BL2至BL3可以包括金属性导电材料。
[0052] 柱PL与第一绝缘层116和第二绝缘层117以及导电材料CM1至CM13一起形成单元串CS。柱PL的每个与第一绝缘层116和第二绝缘层117以及导电材料CM1至CM13一起形成一单元串。第一导电材料CM1可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成地选择晶体管GST。第一导电材料CM1可以沿第一方向延伸以形成地选择线GSL。
[0053] 第二导电材料CM2可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第一虚设存储单元DMC1。第二导电材料CM2可以沿第一方向延伸以形成第一虚设字线DWL1。
[0054] 根据以上描述，第三导电材料CM3至第十导电材料CM10可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第一存储单元MC1至第八存储单元MC8。第三导电材料CM3至第十导电材料CM10可以沿第一方向延伸以形成第一字线WL1至第八字线WL8。
[0055] 第十一导电材料CM11可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第二虚设存储单元DMC2。第十一导电材料CM11可以沿第一方向延伸以形成第二虚设字线DWL2。
[0056] 第十二导电材料CM12可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第一至第四串选择晶体管SST(也被称为“下部串选择晶体管”)，该第一至第四串选择晶体管SST(也被称为“下部串选择晶体管”)在第十三导电材料CM13的沿与第三方向相反的方向的衬底101侧上设置于第十一导电材料CM11上方。第十二导电材料CM12可以沿第一方向延伸以形成第一串选择线SSL1至第四串选择线SSL4(也被称为“下部串选择线”)。
[0057] 第十三导电材料CM13可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成与位线BL1至BL4相邻的第一至第四串选择晶体管SST(也被称为“上部串选择晶体管”)。第十三导电材料CM13可以沿第一方向延伸以形成靠近位线BL1至BL4的第一串选择线SSL1至第四串选择线SSL4(也被称为“上部串选择线”)。
[0058] 由于第一导电材料CM1至第十三导电材料CM13沿第三方向堆叠，在每个单元串中，地选择晶体管GST、第一虚设存储单元DMC1、存储单元MC1至MC8、第二虚设存储单元DMC2和串选择晶体管SST可以沿第三方向堆叠。
[0059] 在柱PL的每个中，由于沟道层15由第一导电材料CM1至第十三导电材料CM13共用，在每个单元串中，地选择晶体管GST、第一虚设存储单元DMC1、存储单元MC1至MC8、第二虚设存储单元DMC2和串选择晶体管SST可以沿第三方向串联连接。
[0060] 由于第一导电材料CM1至第十一导电材料CM11分别被共同连接，地选择线GSL、第一虚设字线DWL1、第一字线WL1至第八字线WL8和第二虚设字线DWL2可以被视为在单元串CS中分别被共同连接。例如，由于第一导电材料CM1被共同连接，单元串CS中的地选择线GSL可以视为被共同连接。类似地，作为另一示例，由于第十一导电材料CM11被共同连接，单元串CS中的第二虚设字线DWL2可以视为被共同连接。
[0061] 随着存储单元阵列110的高度例如通过添加与导电材料CM1至CM13相似的导电材料的层而沿第三方向增加，其中形成位线BL1至BL4的层相对于衬底101的高度可以增加。在此形成位线BL1至BL4的高度影响在此形成非易失性存储器件100的金属互连的高度。例如，在此形成金属互连的高度可以等于或大于在此形成位线BL1至BL4的高度。
[0062] 与存储单元阵列110不同，存储单元阵列110的外围电路(例如图1的行解码器电路120或页缓冲器电路130)不具有堆叠结构。也就是，如果存储单元阵列110的高度增加或变大，则将金属互连与外围电路(例如行解码器电路120或页缓冲器电路130)的元件(例如形成在衬底101中的晶体管)连接的接触的高度变大。在一实施方式中，存储单元阵列110的存储块BLKk形成在衬底101的第一区域中，页缓冲器电路130形成在衬底101的第二区域中，衬底的第二区域不同于衬底101的第一区域。
[0063] 随着接触的高度变大，接触之间(即相邻的接触之间)的电容耦合增大。本发明构思旨在提供通过使用电容器来提高可靠性的非易失性存储器件，所述电容器通过外围电路(例如行解码器电路120或页缓冲器电路130)中相邻的接触之间的增大的电容耦合而形成。
[0064] 图4示出图1的页缓冲器PB1至PBn之中的一个页缓冲器200的一示例。参照图1和4，页缓冲器200包括数据传输电路210、感测节点220、选择电路230、预充电电路240和锁存电路251、252至25m(m为大于“1”的正整数)。
[0065] 数据传输电路210可以在控制逻辑电路150的控制下操作。在编程操作期间，数据传输电路210可以将数据从数据输入和输出电路140传输到感测节点220。在读取操作期间，数据传输电路210可以将存储在感测节点220处的数据传输到数据输入和输出电路140。
[0066] 选择电路230可以在控制逻辑电路150的控制下操作。在编程操作或读取操作期间，选择电路230可以将感测节点220与相关的位线BL连接。预充电电路240可以在控制逻辑电路150的控制下操作。在编程操作或读取操作期间，预充电电路240可以将特定电压施加(或充电)到感测节点220或位线BL。
[0067] 锁存电路251至25m连接到感测节点220。锁存电路251至25m可以存储将通过位线BL写入存储单元的数据，或者可以存储通过位线BL从存储单元读取的数据。锁存电路251至25m可以具有相同的结构，或者可以具有不同的结构。
[0068] 在一实施方式中，锁存电路251至25m之中的锁存电路25m的一示例在图4中详细示出。锁存电路25m包括第一晶体管TR1至第三晶体管TR3以及第一电容器C1。第一晶体管TR1具有连接到感测节点220的第一端和连接到第一电容器C1的第二端。第一信号S1可以被施加到第一晶体管TR1的栅极。
[0069] 第一电容器C1连接在第一晶体管TR1的第二端与地节点之间。第二晶体管TR2具有连接到第三晶体管TR3的第二端的第一端和连接到地节点的第二端。第二晶体管TR2的栅极连接到第一晶体管TR1的第二端。
[0070] 第三晶体管TR3具有连接到感测节点220的第一端和连接到第二晶体管TR2的第一端的第二端。第二信号S2可以被施加到第三晶体管TR3的栅极。在一实施方式中，第一信号S1和第二信号S2可以从控制逻辑电路150被施加。
[0071] 如果第一晶体管TR1通过第一信号S1导通，则感测节点220的电压的电平(例如高电平或低电平)可以存储在第一电容器C1中。第二晶体管TR2可以通过存储在第一电容器C1中的电压而导通或关断。
[0072] 如果第三晶体管TR3通过第二信号S2导通，则存储在第一电容器C1中的电压的电平或反相电平(例如高电平或低电平)可以被传输到感测节点220。也就是，第一电容器C1可以在锁存电路25m中用于存储电压电平(即数据)。
[0073] 如上所述，随着存储单元阵列110的高度变大，将金属互连与页缓冲器200的元件连接的接触的高度变大。在根据本发明构思的一实施方式的页缓冲器200中，第一电容器C1通过利用接触的电容耦合来设置或形成。因此，提高了锁存电路25m的可靠性而不用提供单独的电容器或者增大第二晶体管TR2的尺寸。
[0074] 图5示出图1的页缓冲器PB1至PBn之中的页缓冲器200的另一示例。参照图1和5，页缓冲器200'包括数据传输电路210、感测节点220、选择电路230、预充电电路240和锁存电路251、252至25m(m为大于“1”的正整数)。以下可以省略对图5的与关于图4描述的特征相似的特征的描述。
[0075] 与图4相比，第二电容器C2可以连接在感测节点220与地节点之间。第二电容器C2可以增加感测节点220的电容。如果感测节点220的电容增加，则感测节点220的电压可以不易受噪声影响并且可以稳定。因此，可以提高页缓冲器200'的可靠性。
[0076] 如上所述，随着存储单元阵列110的高度变大，将金属互连与页缓冲器200的元件连接的接触的高度变大。根据本发明构思的一实施方式的页缓冲器200'包括通过利用接触的电容耦合而形成的第二电容器C2。因此，提高了页缓冲器200'的可靠性而不用提供单独的电容器。
[0077] 图6示出第一电容器C1或第二电容器C2的一示例的透视图。参照图6，沿第一方向延伸并沿第二方向彼此间隔开的第一绝缘材料311和第二绝缘材料321可以提供在衬底101上。例如，第一绝缘材料311和第二绝缘材料321中的至少一个可以被提供成埋入衬底101中的沟槽的形式。
[0078] 第一绝缘材料311和第二绝缘材料321可以彼此平行设置。沿第一方向延伸的第一导电图案312设置在第一绝缘材料311上。沿第一方向延伸的第二导电图案322设置在第二绝缘材料321上。第一导电图案312和第二导电图案322可以沿第二方向彼此间隔开。
[0079] 第一导电图案312和第二导电图案322可以彼此平行设置。例如，第一导电图案312和第二导电图案322可以包括栅极图案。第一导电图案312和第二导电图案322可以包括多晶硅。
[0080] 第三导电图案314提供在第一导电图案312之上。第一导电图案312和第三导电图案314通过第一接触313彼此连接。第四导电图案324提供在第二导电图案322之上。第二导电图案322和第四导电图案324通过第二接触323彼此连接。在一实施方式中，第一导电图案312和第三导电图案314可以通过多于两个的第一接触313彼此连接，第二导电图案322和第四导电图案324可以通过多于两个的第二接触323彼此连接。
[0081] 例如，第三导电图案314和第四导电图案324可以作为金属互连的一部分被提供。随着存储单元阵列110(参见图2和3)的高度增加，第三导电图案314和第四导电图案324的高度(换言之，第三导电图案314和第四导电图案324所在的高度)可以增加，并且第一接触
313和第二接触323的高度也可以增加。
313和第二接触323的高度也可以增加。
[0082] 因为第一接触313和第二接触323彼此紧邻设置(例如，没有其它接触或元件设置在它们之间)，所以第一接触313与第二接触323之间形成电容耦合。如果第一接触313和第二接触323的高度增加，则彼此面对的第一接触313和第二接触323的面积增大。也就是，第一接触313与第二接触323之间的电容耦合增大。根据本发明构思的一实施方式的页缓冲器200或200'可以通过使用第一接触313和第二接触323形成第一电容器C1或第二电容器C2。
例如，第三导电图案314可以连接到第一晶体管TR1的第二端(参见图4)或感测节点220(参见图5)。第四导电图案324可以连接到地节点。例如，地电压可以被固定地供应到第四导电图案324。
例如，第三导电图案314可以连接到第一晶体管TR1的第二端(参见图4)或感测节点220(参见图5)。第四导电图案324可以连接到地节点。例如，地电压可以被固定地供应到第四导电图案324。
[0083] 第四导电图案324可以是将地电压供应到页缓冲器电路130(参见图1)的金属互连的一部分。第四导电图案324可以是用于提供地电压和电源电压的电容耦合以稳定地电压和电源电压的金属互连的一部分。
[0084] 在一实施方式中，图6所示的第一至第三方向可以与图2的第一至第三方向一致或不同。第一至第三方向为了区分不同的方向在各附图中使用，并且不限于在如关于各附图描述的本发明构思的所有实施方式中指示相同的方向。
[0085] 在一实施方式中，第一接触313可以具有第二高度，该第二高度与图2所示的一个存储块BLKk的每个单元串CS的第一高度对应(基本相同)。第二接触323可以具有第三高度，该第三高度与图2所示的一个存储块BLKk的每个单元串CS的第一高度对应(基本相同)。第二接触323在第二方向上与第一接触313相邻设置，并与第一接触313电隔离。
[0086] 图7示出图6的电容器C1/C2的修改。以下可以省略对图7的与图6的特征相似的特征的描述。与图6相比，扩展的第一绝缘材料311'设置在衬底101上。第一导电图案312和第二导电图案322可以设置在扩展的第一绝缘材料311'上。扩展的第一绝缘材料311'可以被提供成埋入衬底101中的沟槽的形式。
[0087] 图8示出图6的电容器C1/C2的修改。以下可以省略对图8的与图6的特征相似的特征的描述。与图6相比，衬底101上还设置第三绝缘材料331。第三绝缘材料331设置在第一绝缘材料311的一侧(即，与第一绝缘材料311的一侧相邻设置或沿着第一绝缘材料311的一侧设置)，第一绝缘材料311的该侧与第一绝缘材料311的面对第二绝缘材料321的一侧相反。
[0088] 第三绝缘材料331可以沿第一方向延伸。第三绝缘材料331可以沿第二方向与第一绝缘材料311间隔开。第三绝缘材料331可以被提供成埋入衬底101中的沟槽的形式。
[0089] 第五导电图案332设置在第三绝缘材料331上。第五导电图案332设置在第一导电图案312的一侧(或与第一导电图案312的一侧相邻设置)，第一导电图案312的该侧与第一导电图案312的面对第二导电图案322的一侧相反。第五导电图案332可以包括栅极图案。
[0090] 第六导电图案334提供在第五导电图案332之上。第六导电图案334可以具有与存储块BLKk(参见图2)的高度对应的高度(换言之，位于与存储块BLKk(参见图2)的高度对应的高度处)。第六导电图案334可以是金属互连的一部分。第六导电图案334可以通过第三接触333与第五导电图案332连接。
[0091] 第三接触333设置在第一接触313的一侧(例如第一侧)(或与第一接触313的一侧(例如第一侧)相邻设置)，第一接触313的该侧(例如第一侧)与第一接触313的面对第二接触323的一侧(例如第二侧)相反。类似于与第一接触313形成电容耦合的第二接触323，第三接触333可以与第一接触313形成电容耦合。
[0092] 沿第二方向延伸的上部导电图案343提供在第三导电图案314、第四导电图案324和第六导电图案334之上。上部导电图案343通过第一上部接触341连接到第四导电图案324，并通过第二上部接触342连接到第六导电图案334。
[0093] 也就是，第一接触313与第二接触323之间的电容和第一接触313与第三接触333之间的电容可以通过上部导电图案343耦合。因此，电容器C1/C2的电容可以进一步增大。在一实施方式中，与第一接触313相邻设置的第二接触323可以提供(或者可以是)用于第一接触313的电磁屏蔽。
[0094] 同样地，与第一接触313相邻设置的第三接触333可以提供(或者可以是)用于第一接触313的电磁屏蔽。因此，可以防止第一接触313周围的另一接触或者另一导电图案的电压变化或环境噪声传输到第一接触313，并且可以提高锁存电路25m(参见图4)或感测节点220(参见图5)的可靠性。
[0095] 在一实施方式中，与参照图7所述类似，第一导电图案312、第二导电图案322和第五导电图案332可以形成在扩展的第一绝缘材料上，诸如图7所示的扩展的第一绝缘材料311'。扩展的第一绝缘材料可以被提供成埋入衬底101中的沟槽的形式。
[0096] 图9示出图8的电容器C1/C2的修改。以下可以省略对图9的与图8的特征相似的特征的描述。与图8相比，第二接触323和第三接触333通过结(例如注入区)351而非如图8所示地通过上部导电图案343彼此连接。详细地，结351形成在衬底101中。第二导电图案322设置在结351上，并且第二绝缘材料321被省略。具有比结351高的掺杂浓度的深结(例如注入区)352可以形成在结351的与第二导电图案322对应的部分中。
[0097] 第五导电图案332设置在结351上，并且第三绝缘材料331被省略。具有比结351高的掺杂浓度的深结353可以形成在结(例如注入区)351的与第五导电图案332对应的部分中。例如，第二导电图案322和/或第五导电图案332可以包括形成在栅极图案或结351上的金属硅化物。
[0098] 第一导电图案312通过第一绝缘材料311与结351电隔离。因此，第一接触313可以与第二接触323和第三接触333形成电容器C1/C2。
[0099] 图10示出其中组合图8和9的示例的修改。以下可以省略对图10的与图8和9的特征相似的特征的描述。参照图10，第二接触323和第三接触333如参照图8所述地通过上部导电图案343彼此电连接。而且，第二接触323和第三接触333如参照图9所述地通过结351彼此电连接。
[0100] 图11示出图8至10的示例的修改。以下可以省略对图11的与图8至10的特征相似的特征的描述。参照图11，与如参照图8至10描述的实施方式不同，第二接触323和第三接触333不彼此电连接。如果恒定电压被供应到第二接触323和第三接触333，则第一接触313可以与第二接触323形成电容耦合，并且可以与第三接触333形成电容耦合。
[0101] 电容耦合可以在第一接触313处彼此重叠，从而增大锁存电路25m(参见图4)的第一电容器C1的电容或感测节点220(参见图5)的第二电容器C2的电容。在一实施方式中，地电压或电源电压可以被固定地供应到第二接触323。在这种情况下，电源电压或地电压可以被固定地供应到第三接触333。
[0102] 第四导电图案324可以是将地电压或电源电压供应到页缓冲器电路130(参见图1)的金属互连的一部分。第四导电图案324可以是用于提供地电压和电源电压的电容耦合以稳定地电压和电源电压的金属互连的一部分。
[0103] 第六导电图案334可以是将地电压或电源电压供应到页缓冲器电路130(参见图1)的金属互连的一部分。第六导电图案334可以是用于提供地电压和电源电压的电容耦合以稳定地电压和电源电压的金属互连的一部分。
[0104] 图12示出图11的电容器C1/C2的修改。以下可以省略对图12的与图11的特征相似的特征的描述。参照图12，第四接触363和第五接触373分别设置在除第一接触313的此处设置第二接触323和第三接触333的侧部以外的第一接触313的侧部(或者与除第一接触313的此处设置第二接触323和第三接触333的侧部以外的第一接触313的侧部相邻设置)。详细地，第四绝缘材料361设置在沿与第一方向相反的方向和第一绝缘材料311间隔开的位置处。
[0105] 第七导电图案362设置在第四绝缘材料361上。第七导电图案362可以包括栅极图案。第八导电图案364提供在第七导电图案362之上。第八导电图案364可以是金属互连的一部分。第八导电图案364通过第四接触363连接到第七导电图案362。
[0106] 第五绝缘材料371设置在沿第一方向与第一绝缘材料311间隔开的位置处。第九导电图案372设置在第五绝缘材料371上。第九导电图案372可以包括栅极图案。第十导电图案374提供在第九导电图案372上。第十导电图案374可以是金属互连的一部分。第十导电图案
374通过第五接触373连接到第九导电图案372。
374通过第五接触373连接到第九导电图案372。
[0107] 第二接触323沿第一方向从对应于第四接触363的位置设置到对应于第五接触373的位置。取决于第二接触323的布置，第二绝缘材料321、第二导电图案322和第四导电图案324可以沿第一方向从对应于第四接触363的位置设置到对应于第五接触373的位置。
[0108] 第三接触333沿第一方向从对应于第四接触363的位置设置到对应于第五接触373的位置。取决于第三接触333的布置，第三绝缘材料331、第五导电图案332和第六导电图案334可以沿第一方向从对应于第四接触363的位置设置到对应于第五接触373的位置。
[0109] 在一实施方式中，第四导电图案324可以是将地电压或电源电压供应到页缓冲器电路130(参见图1)的金属互连的一部分。第四导电图案324可以是用于提供地电压和电源电压的电容耦合以稳定地电压和电源电压的金属互连的一部分。
[0110] 第六导电图案334可以是接将地电压或电源电压供应到页缓冲器电路130(参见图1)的金属互连的一部分。第六导电图案334可以是用于提供地电压和电源电压的电容耦合以稳定地电压和电源电压的金属互连的一部分。
[0111] 在第二方向和与第二方向相反的方向上，第二接触323和第三接触333可以提供(或者可以是)用于第一接触313的电磁屏蔽。在第一方向和与第一方向相反的方向上，第四接触363和第五接触373可以提供(或者可以是)用于第一接触313的电磁屏蔽。因此，可以提高第一接触313相连接的锁存电路25m(参见图4)或感测节点220(参见图5)的可靠性。
[0112] 当恒定电压被固定地供应到第四接触363或第五接触373时，第四接触363或第五接触373可以与第一接触313提供电容耦合。在这种情况下，因为第一电容器C1或第二电容器C2的电容增大，所以也可以提高锁存电路25m或感测节点220的可靠性。
[0113] 在一实施方式中，与参照图8所述类似，第四导电图案324、第六导电图案334、第八导电图案364和第十导电图案374中的至少两个可以通过上部导电图案(诸如图8所示的上部导电图案343)电连接。上部接触可以被提供给通过上部导电图案连接的导电图案。
[0114] 在一实施方式中，与参照图9所述类似，第二导电图案322、第五导电图案332、第七导电图案362和第九导电图案372中的至少两个可以通过结(诸如图9所示的结351)电连接。与通过结连接的导电图案相关联的绝缘材料可以被去除。
[0115] 图13示出图12的电容器C1/C2的修改。以下可以省略对图13的与图12的特征相似的特征的描述。与图12相比，第一导电图案312、第二导电图案322、第五导电图案332、第七导电图案362和第九导电图案372形成在扩展的第一绝缘材料311'上。扩展的第一绝缘材料311'可以被提供成埋入衬底101中的沟槽的形式。
[0116] 在一实施方式中，与参照图8所述类似，第四导电图案324、第六导电图案334、第八导电图案364和第十导电图案374中的至少两个可以通过上部导电图案(诸如图8所示的上部导电图案343)电连接。上部接触可以被提供给通过上部导电图案连接的导电图案。
[0117] 图14示出图12的电容器C1/C2的修改。以下可以省略对图14的与图12的特征相似的特征的描述。参照图14，第六接触383、第七接触387、第八接触393和第九接触397分别设置于与第一接触313在对角线方向上的角对应的位置处。详细地，第六绝缘材料381设置在对角线的沿第二方向和与第一方向相反的方向与第一绝缘材料311间隔开的位置处。
[0118] 第十一导电图案382设置在第六绝缘材料381上。第十一导电图案382可以包括栅极图案。第十二导电图案384提供在第十一导电图案382之上。第十二导电图案384可以是金属互连的一部分。第十二导电图案384通过第六接触383连接到第十一导电图案382。
[0119] 第七绝缘材料385设置在对角线的沿与第一方向相反的方向和与第二方向相反的方向与第一绝缘材料311间隔开的位置处。第十三导电图案386设置在第七绝缘材料385上。第十三导电图案386可以包括栅极图案。第十四导电图案388提供在第十三导电图案386之上。第十四导电图案388可以是金属互连的一部分。第十四导电图案388通过第七接触387连接到第十三导电图案386。
[0120] 第八绝缘材料391设置在对角线的沿第一方向和第二方向与第一绝缘材料311间隔开的位置处。第十五导电图案392设置在第八绝缘材料391上。第十五导电图案392可以包括栅极图案。第十六导电图案394提供在第十五导电图案392之上。第十六导电图案394可以是金属互连的一部分。第十六导电图案394通过第八接触393连接到第十五导电图案392。
[0121] 第九绝缘材料395设置在对角线的沿第一方向和与第二方向相反的方向与第一绝缘材料311间隔开的位置处。第十七导电图案396设置在第九绝缘材料395上。第十七导电图案396可以包括栅极图案。第十八导电图案398提供在第十七导电图案396之上。第十八导电图案398可以是金属互连的一部分。第十八导电图案398通过第九接触397连接到第十七导电图案396。
[0122] 第二接触323设置在沿第二方向与此处设置第一接触313的区域分开的区域中。第三接触333设置在沿与第二方向相反的方向与此处设置第一接触313的区域分开的区域中。
[0123] 在一实施方式中，第四导电图案324或第六导电图案334可以是将地电压或电源电压供应到页缓冲器电路130(参见图1)的金属互连的一部分。第四导电图案324或第六导电图案334可以是用于提供地电压和电源电压的电容耦合以稳定地电压和电源电压的金属互连的一部分。
[0124] 在第二方向和与第二方向相反的方向上，第二接触323和第三接触333可以提供(或者可以是)用于第一接触313的电磁屏蔽。在第一方向和与第一方向相反的方向上，第四接触363和第五接触373可以提供(或者可以是)用于第一接触313的电磁屏蔽。在第一方向与第二方向之间的对角线方向上，第六接触383、第七接触387、第八接触393和第九接触397可以提供(或者可以是)用于第一接触313的电磁屏蔽。因此，可以提高第一接触313相连接的锁存电路25m(参见图4)或感测节点220(参见图5)的可靠性。
[0125] 当恒定电压被固定地供应到第四接触363、第五接触373、第六接触383、第七接触387、第八接触393或第九接触397时，第四接触363、第五接触373、第六接触383、第七接触
387、第八接触393或第九接触397可以与第一接触313提供电容耦合。在这种情况下，因为第一电容器C1或第二电容器C2的电容增大，所以还可以提高锁存电路25m或感测节点220的可靠性。
387、第八接触393或第九接触397可以与第一接触313提供电容耦合。在这种情况下，因为第一电容器C1或第二电容器C2的电容增大，所以还可以提高锁存电路25m或感测节点220的可靠性。
[0126] 在一实施方式中，与参照图8所述类似，第四导电图案324、第六导电图案334、第八导电图案364、第十导电图案374、第十二导电图案384、第十四导电图案388、第十六导电图案394和第十八导电图案398中的至少两个可以通过上部导电图案(诸如图8所示的上部导电图案343)电连接。上部接触可以被提供给通过上部导电图案连接的导电图案。
[0127] 在一实施方式中，与参照图9所述类似，第四导电图案324、第六导电图案334、第八导电图案364、第十导电图案374、第十二导电图案384、第十四导电图案388、第十六导电图案394和第十八导电图案398中的至少两个可以通过结(诸如图9所示的结351)电连接。与通过结连接的导电图案相关联的绝缘材料(例如，诸如第二绝缘材料321)可以被去除。
[0128] 在一实施方式中，与参照图13所述类似，第一导电图案312、第二导电图案322、第五导电图案332、第七导电图案362、第九导电图案372、第十一导电图案382、第十三导电图案386、第十五导电图案392和第十七导电图案396可以设置在扩展的第一绝缘材料上，诸如图13所示的扩展的第一绝缘材料311'。扩展的第一绝缘材料可以被提供成埋入衬底101中的沟槽的形式。
[0129] 图15示出分配和设置电容器C1/C2的一示例。参照图15，电容器C1/C2可以实现为多个子电容器CSUB并联连接的形式。电容器C1/C2的电容可以对应于子电容器CSUB的电容之和。
[0130] 每个子电容器CSUB可以具有诸如参照图6至14描述的结构中的任何一个的结构。参照图6至14描述的结构可以设置成多个，并且所设置的结构可以并联连接以形成电容器C1/C2。如果电容器C1/C2设置为使得电容器C1/C2被分配为多个子电容器CSUB，则可以确保电容器C1/C2的电容的必要值而不限制页缓冲器200或200'的布局。
[0131] 例如，子电容器CSUB中的至少一个可以被包括在页缓冲器200或200'的布局中，其余的子电容器CSUB可以设置在页缓冲器200或200'的布局外。作为另一示例，子电容器CSUB可以设置在页缓冲器200或200'的布局外，并且可以通过金属互连连接到页缓冲器200或200'的对应元件。
[0132] 图16示出页缓冲器200"的一示例，该示例对应于图4和5的组合。以下可以省略对图16的与图4和5的特征相似的特征的描述。参照图1和16，页缓冲器200"包括数据传输电路210、感测节点220、选择电路230、预充电电路240和锁存电路251、252至25m(m为大于“1”的正整数)。
[0133] 如参照图4所述，锁存电路25m包括第一晶体管TR1至第三晶体管TR3以及第一电容器C1。第二电容器C2连接到感测节点220。第一电容器C1可以提高锁存电路25m的可靠性。
[0134] 第二电容器C2可以使感测节点220变得不那么容易受噪声和耦合影响。因此，通过第一电容器C1和第二电容器C2，可以提高页缓冲器200"和包括页缓冲器200"的非易失性存储器件100(参见图1)的可靠性。
[0135] 根据本发明构思的一实施方式，提供了包括基于接触的电容器的非易失性存储器件。因此，增大的电容可以使非易失性存储器件的可靠性得到提高。
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