为了提高各种器件特性如发光效率，已经将单晶GaN衬底用于制造半导体器件如发光二极管(LED)。通常，通过在GaN衬底上形成外延层，在所述衬底背面和所述外延层上形成电极，随后将所述衬底分割成片状部分，从而由GaN衬底制造这种半导体器件。
例如，专利文献1公开了一种方法，包括：将在衬底主面上形成有半导体器件的晶片粘贴到补强板上，随后通过划线将所述晶片分割成片，并将所述片从所述补强板上移除。
在由GaN衬底形成半导体器件的过程中，为了减少缺陷的产生，已经采用了多种方法来降低GaN衬底的缺陷密度，特别是在GaN衬底主面中的穿透位错密度，即垂直于GaN晶体生长方向的穿透位错密度。例如，这些方法是，使用SiO2掩模并在为了具有凸起和凹陷而已经进行了加工的基部衬底上生长GaN晶体的外延横向过度生长(ELO)法。
专利文献1：特开2002-329684号公报

本发明要解决的问题
然而，当在相同条件下通过上述方法由多个GaN衬底形成半导体器件时，不合格品率随着所使用的各种GaN衬底而变化，由此收率发生变化，这是有问题的。已经确认，这种缺陷主要是由在GaN衬底上形成外延层、电极等之后将上述GaN衬底分割成片状部分时的破片、毛刺和裂纹造成的。
在这些情况下完成了本发明。本发明的目的是提供一种制造半导体器件的方法，通过所述方法降低在分割成片时的不合格品率并提高收率。
解决所述问题的手段
为了实现所述目的，本发明制造半导体器件的方法包括：位错密度评价步骤，其中测定GaN衬底截面的位错密度，并选择位错密度为预定值以下的GaN衬底，所述截面与所述GaN衬底的主面交叉；以及分割步骤，其中在由位错密度评价步骤中选择的GaN衬底上外延生长功能器件部分之后，将所述GaN衬底分割成片状部分。
本发明人发现，在GaN衬底上形成外延层、电极等之后，在将GaN衬底分割成片状部分时，破片、毛刺和裂纹的产生与GaN衬底的缺陷密度、特别是横向上的缺陷密度密切相关。因此，通过测定与GaN衬底主面交叉的GaN衬底截面的位错密度，并选择和使用位错密度为预定值以下的GaN衬底，降低在将所述衬底分割成片状部分时缺陷的产生，所述位错密度与横向上的缺陷密度相对应。由此，提高了半导体器件的收率。
在本发明制造半导体器件的方法中，所述截面优选为沿所述GaN衬底解理面的面。
已经确认，当沿解理面进行分割成片状部分时，大量产生在分割成片状部分时的破片、毛刺和裂纹。因此，通过测定沿解理面的表面的位错密度并进行选择，则能够更适当地进行所述选择。由此，半导体器件的收率提高。
在本发明的制造半导体器件的方法中，在所述位错密度评价步骤中，优选通过阴极射线发光法或光散射断层X射线照相法测定所述位错密度。
与破坏性检验相比，通过阴极射线发光法或光散射断层X射线照相法以非破坏性方式测定位错密度，能够进一步提高半导体器件的产率。
在本发明制造半导体器件的方法中，所述预定值优选为3.0×106/cm2。
当所述位错密度为上述值以下时，半导体器件的收率明显提高。因此，优选利用上述值进行GaN衬底的选择。
GaN衬底的主面优选具有4.2×106/cm2以下的穿透位错密度。
有益效果
本发明提供一种制造半导体器件的方法，通过所述方法降低在分割成片时的不合格品率并提高收率。
附图说明
图1A为本发明实施方案1的半导体器件110的剖视图。
图1B为本发明实施方案1的半导体器件110的剖视图。
图2为显示用于制造本发明实施方案1的半导体器件110的GaN衬底1的示意图。
图3为本发明实施方案2的半导体器件120的剖视图。
图4为本发明实施方案3的半导体器件130的剖视图。
图5为本发明实施方案4的半导体器件140的剖视图。
图6为本发明实施方案5的半导体器件150的剖视图。
图7为显示横向位错密度与片收率之间关系的图。
图8为显示主面穿透位错密度与器件收率之间关系的图。
附图标记
1      GaN衬底
1A     基部
10     OF面
30     功能器件部分
110    半导体器件(LD)
120    半导体器件(LED)
130    半导体器件(HEMT)
140    半导体器件(肖特基(Schottky)二极管)
150    半导体器件(MIS型晶体管)

下文中，将参考附图对本发明的实施方案进行详细描述。在附图说明中，相同或等同元件用相同的附图标记表示，并省略了重复说明。附图的尺寸比例不一定匹配说明书中的那些尺寸比例。
实施方案1
图1A为本发明实施方案1的半导体器件110的剖视图。如图1A中所示，实施方案1A的半导体器件110包括：由GaN衬底构成的基部1A；半导体层，其中在所述基部1A主面上顺序形成n型GaN缓冲层201、n型AlGaN包覆层(cladding layer)202、n型GaN光波导层203、有源层204、未掺杂的InGaN抗劣化层205、p型AlGaN帽层(caplayer)206、p型GaN光波导层207、p型AlGaN包覆层208和p型GaN接触层209；在p型GaN接触层209顶上形成的p侧电极251；在基部1A背面上形成的n侧电极252；以及覆盖所述p型AlGaN包覆层208的SiO2绝缘膜211。所述半导体器件110充当激光二极管(LD)。
通过例如下列方法制造实施方案1的半导体器件110。首先，如图1B中所示，通过MOCVD法，在GaN衬底1主面上顺序形成n型GaN缓冲层201、n型AlGaN包覆层202、n型GaN光波导层203、有源层204、未掺杂的AlGaN抗劣化层205、p型AlGaN帽层206、p型GaN光波导层207、p型AlGaN包覆层208和p型GaN接触层209。其次，在通过CVD法在所述p型GaN接触层209的整个主面上形成SiO2膜之后，通过光刻对所述SiO2膜进行构图。再次，如图1A中所示，在厚度方向上将p型AlGaN包覆层208腐蚀至预定深度，从而形成脊210。然后，除去所述SiO2膜，随后在所述衬底的整个表面上形成SiO2绝缘膜211。接着，通过形成抗蚀剂图案并进行腐蚀，在SiO2绝缘膜中形成开口211。通过剥离法仅在p型GaN接触层209的主面上形成p侧电极251。随后，在所述GaN衬底1背面上形成n侧电极252，然后，将所述GaN衬底1分割成片状部分，从而提供充当半导体器件110的LD。还可以通过真空淀积法、溅射法等形成所述SiO2膜。通过使用含氟的腐蚀气体的反应性离子腐蚀(RIE)法，可以对所述SiO2膜进行腐蚀。
本文中，将对用于制造实施方案1半导体器件110的GaN衬底1的制造方法进行说明。
首先，在基部衬底上生长GaN单晶。所述基部衬底优选由蓝宝石、ZnO、SiC、AlN、GaAs、LiAlO、GaAlLiO或GaN构成。未对在基部衬底上生长GaN单晶的方法进行特殊限制，且能够使用气相生长法如金属有机化学气相淀积(MOCVD)法或氢化物气相外延法，或液相生长法如钠助熔剂法或氨热法。将通过这种方法生长的GaN单晶从基部衬底上除去，从而提供由GaN单晶构成的GaN衬底。
在制造实施方案1的半导体器件110的方法中，在GaN衬底1的主面上形成半导体层(功能器件部分)之前，实施位错密度评价步骤，其中测定GaN衬底1截面的位错密度，并选择位错密度为预定值以下的GaN衬底，所述截面与所述GaN衬底1的主面交叉。
图2为显示用于制造实施方案1的半导体器件的GaN衬底1的示意图。图2显示了根据实施方案1制造半导体器件110的方法，在GaN衬底1的主面上形成了功能器件部分30。在制造实施方案1的半导体器件110的方法中，形成半导体层作为GaN衬底1主面上的功能器件部分30，随后沿图2中所示的虚线将所述GaN衬底1分割成片状部分。此时，分割方向C1为沿解理面的方向，分割方向C2为垂直于解理面的方向。在图2中的GaN衬底1中，在沿解理面的方向上，设置取向平坦(OF)面10。所述OF面10显示了GaN衬底1中GaN晶体的结晶方向。通常，在分割方向C1为沿解理面的方向时，通过解理进行在方向C1上所述GaN衬底的分割。另外，通过形成划线并沿其将GaN衬底1断开，在方向C2上分割GaN衬底1，所述方向C2为垂直于解理面的方向。
如在实施方案1中一样，当在沿解理面的方向上设置OF面10时，通过测定OF面10的位错密度，能够选择GaN衬底。然而，可能存在在不同于解理面的方向上设置OF面的情况。在此情况中，优选形成沿解理面的面，随后实施测定。
接下来，将对测定OF面10中位错密度的方法进行描述。
用于测定OF面10中位错密度的方法为阴极射线发光(CL)法、透射电子显微镜(TEM)法、光散射断层X射线照相法、通过利用溶剂进行腐蚀来形成蚀坑并对所述蚀坑进行计数的方法(蚀坑密度：EPD)等。
能够将上述方法中的任意一种用作测定实施方案1的OF面10中位错密度的方法。然而，优选使用CL法或光散射断层X射线照相法。这是因为，当TEM法和EPD法为破坏性检验时，所述CL法和光散射断层X射线照相法为非破坏性检验，因此能够降低因位错密度测定而造成的GaN衬底的损耗。具体地，通过放置OF面10从而垂直于电子枪并测定黑斑数，进行CL法。当通过CL法进行测定时，优选通过解理形成所观察的OF面10，从而能够清晰观察黑斑。通过将激光入射到OF面10上并利用光学显微镜确定穿过要形成外延层的表面(即GaN衬底1的主面)的黑线的数目和长度，从而进行光散射断层X射线照相法。当通过光散射断层X射线照相法进行测定时，所述OF面10优选为通过解理等而形成的镜面，从而使激光易于进入OF面10。
当通过这种方法测定位错密度时，优选将GaN衬底1的OF面10的位错密度为3.0×106/cm2以下的GaN衬底1用于制造半导体器件110。
本发明人已经发现，在GaN衬底上形成外延层、电极等之后，在将GaN衬底分割成片状部分时的破片、毛刺和裂纹，与GaN衬底的缺陷密度、特别是在横向上的缺陷密度密切相关。为了降低GaN衬底的缺陷密度、特别是GaN衬底的穿透位错密度，已经使用了下列方法。
通过使用SiO2掩模的外延横向过度生长(ELO)法或PENDEO法，降低了延伸至垂直于晶体生长方向的晶体表面的位错密度，在所述PENDEO法中，对衬底进行加工以便具有凸起和凹陷，随后进行生长以便填充所述凹陷，从而使位错在横向上发生弯曲。通过这种方法生长的晶体的位错在横向上发生弯曲。对平行于晶体生长方向的这种晶体的截面进行观察表明，延伸穿过所述截面的位错密度高。
因此，发现延伸穿过平行于晶体生长方向的截面的位错的存在造成了晶格应变，且沿所述截面(例如解理面)分割成片状部分使得分割截面混乱并产生破片等。这种破片等的产生造成半导体器件的收率降低。
因此，如在实施方案1中一样，通过测定GaN衬底1截面的位错密度，并仅利用位错密度为预定值(3.0×106/cm2)以下的GaN衬底1制造半导体器件110，能够减少在沿截面将GaN衬底1分割成片状部分时由破片等造成的缺陷的产生，所述截面与所述GaN衬底1的主面交叉。因此，能够提高半导体器件110的收率。
在实施方案1中，当GaN衬底1具有4.2×106/cm2以下的穿透位错密度时，能够进一步提高半导体器件110的收率。测定GaN衬底1的穿透位错密度的方法可以为CL法、TEM法、通过利用溶剂进行腐蚀形成蚀坑并对所述蚀坑进行计数的方法(EPD)等。然而，优选使用作为非破坏性检验的CL法。
在下列实施方案2～5中，将对利用GaN衬底1制造的半导体器件进行详细说明，所述衬底1如实施方案1中一样通过测定OF面10的位错密度来选择。由于在半导体器件的制造过程中将GaN衬底1分割成多个片状部分，所以各个半导体器件包括基部1A，其为GaN衬底1的一部分。
实施方案2
图3为本发明实施方案2的半导体器件120的剖视图。如图3中所示，实施方案2的半导体器件120包括：半导体层，其中在基部1A主面上顺序形成n型GaN层212、n型AlGaN层213、发光层214、p型AlGaN层215和p型GaN层216；在所述p型GaN层216上形成的p侧电极251；以及在所述基部1A背面上形成的n侧电极252。这种半导体器件110充当发光二极管(LED)。所述发光层214可以具有多量子阱(MQW)结构，其中例如交替堆叠GaN层和In0.2Ga0.8N层。
通过例如下列方法制造实施方案2的半导体器件120。首先，在通过测定OF面10的位错密度而选择的GaN衬底1的主面上，通过MOCVD法，顺序形成5μm厚并充当n型GaN层212的层、充当n型AlGaN层213的层、3nm厚并充当发光层214的层(In0.2Ga0.8N层)、60nm厚并充当p型AlGaN层215的层(Al0.2Ga0.8N层)以及150nm厚并充当p型GaN层216的层。随后，在充当p型GaN层216的层上形成100nm厚并充当p侧电极251的部分。将充当p型GaN层205的层的表面粘贴到夹持器上以进行研磨，随后利用含平均粒度为30μm的SiC磨料粒的浆体对所述GaN衬底1进行研磨，从而有助于分割成片状部分。在基部1A背面上形成充当n侧电极252的电极并将GaN衬底1分割成片状部分。由此，提供作为半导体器件120的LED。
如在实施方案2中一样，通过测定GaN衬底1截面的位错密度，并利用位错密度为预定值以下的GaN衬底来制造半导体器件120(LED)，能够降低在沿截面将GaN衬底分割成片状部分时由破片等造成的缺陷的产生，所述截面与GaN衬底1的主面交叉。因此，能够提高半导体器件120(LED)的收率。
实施方案3
图4为本发明实施方案3的半导体器件130的剖视图。如图4中所示，实施方案3的半导体器件130包括：基部1A；III族氮化物半导体层221，其中在所述基部1A主面上顺序堆叠i型GaN层221a和i型AlGaN层221b；以及在所述i型AlGaN层221b上形成的源极253、栅极254和漏极255。所述半导体器件130充当高电子迁移率晶体管(HEMT)。
通过例如下列方法制造实施方案3的半导体器件130。在通过测定OF面10的位错密度而选择的GaN衬底1的主面上，通过MOCVD法，生长3μm厚并充当i型GaN层221a的层，以及30nm厚且充当i型AlGaN层221b的层(i型Al0.15Ga0.85N层)。通过光刻法和剥离法，在充当i型AlGaN层221b的层上顺序形成由Ti层(厚度：50nm)/Al层(厚度：100nm)/Ti层(厚度：20nm)/Au层(厚度：200nm)的复合层构成的源极253和漏极255。然后，再形成由300nm厚的Au层构成的栅极254。此时，栅极长度为2μm，栅极宽度为150μm。然后，将p型GaN层表面粘贴到夹持器上以进行研磨，随后利用含平均粒度为30μm的SiC磨料粒的浆体对GaN衬底进行研磨，从而有助于分割成片状部分。随后，将所述GaN衬底分割成片状部分，从而提供作为半导体器件130的HEMT。
如在实施方案3中一样，通过测定GaN衬底1的截面的位错密度，并利用位错密度为预定值以下的GaN衬底来制造半导体器件130(HEMT)，能够减少在沿所述截面将GaN衬底分割成片状部分时由破片等造成的缺陷的产生，所述截面与所述GaN衬底1的主面交叉。因此，能够提高半导体器件130(HEMT)的收率。
实施方案4
图5为本发明实施方案4的半导体器件140的剖视图。如图5中所示，实施方案4的半导体器件140包括：在基部1A主面上的n-型GaN层221，其作为一种或多种III族氮化物半导体层；以及在所述基部1A背面上的欧姆电极256。所述半导体器件140还包括在所述n-型GaN层221主面上的肖特基电极257。所述半导体器件140充当肖特基二极管。
通过例如下列方法制造实施方案4的半导体器件140。在通过测定OF面10的位错密度而选择的GaN衬底1上，通过MOCVD法，生长了充当n-型GaN层221的层(电子浓度：1×1016cm-3)。随后，在GaN衬底1的背面上形成由Ti层(厚度：50nm)/Al层(厚度：100nm)/Ti层(厚度：20nm)/Au层(厚度：200nm)的复合层构成的欧姆电极256。另外，通过光刻法和剥离法，在充当n-型GaN层221上形成由Au层构成的且直径为200μm、厚度为300nm的肖特基电极257。然后，将p型GaN层的表面粘贴到夹持器上以进行研磨，随后利用含平均粒度为30μm的SiC磨料粒的浆体对GaN衬底进行研磨，从而有助于分割成片状部分。随后，将所述GaN衬底分割成片状部分，从而提供作为半导体器件140的肖特基二极管。
如在实施方案4中一样，通过测定GaN衬底1的截面的位错密度，并利用位错密度为预定值以下的GaN衬底来制造半导体器件140(肖特基二极管)，能够减少在沿所述截面将GaN衬底分割成片状部分时由破片等造成的缺陷的产生，所述截面与所述GaN衬底1的主面交叉。因此，能够提高半导体器件140(肖特基二极管)的收率。
实施方案5
图6为本发明实施方案5的半导体器件150的剖视图。如图6中所示，实施方案5的半导体器件150包括：基部1A和III族氮化物半导体层221，所述III族氮化物半导体层221包括在所述基部1A主面上形成的n-型GaN层221c以及p型GaN层221d和n+型GaN层221e，其中形成所述p型GaN层221d和n+型GaN层221e，使得它们埋藏在所述n-型GaN层221c上的两个(左和右)部分中。所述半导体器件150还包括：在所述基部1A背面上形成的漏极255；在所述n-型GaN层221c上形成的栅极254，在所述n-型GaN层221c与所述栅极254之间具有绝缘膜258；以及在两部分中的n+型GaN层221e上形成的源极253。所述半导体器件150充当金属绝缘体半导体(MIS)型晶体管。
通过例如下列方法制造实施方案5的半导体器件150。在通过测定OF面10的位错密度而选择的GaN衬底1上，通过MOCVD法，形成了5μm厚并充当n-型GaN层221c的层(电子浓度：1×1016cm-3)。然后，通过选择性离子植入法，在充当n-型GaN层的层主面区域的一部分中，顺序形成p型GaN层221d和n+型GaN层221e。然后，利用300nm厚的SiO2膜来保护充当n-型GaN层221c的部分的主面，随后进行退火，从而激活植入的离子。通过等离子体增强的化学气相淀积(P-CVD)法，形成作为MIS绝缘膜的SiO2膜。随后，通过光刻方法和使用缓冲氢氟酸的选择性腐蚀方法，对用于MIS的绝缘膜的部分进行腐蚀，并实施剥离法从而在充当n+型GaN层221e的层上形成由Ti层(厚度：50nm)/Al层(厚度：100nm)/Ti层(厚度：20nm)/Au层(厚度：200nm)的复合层构成的源极253。随后，通过光刻法和剥离法，在用于MIS的绝缘膜258上形成由300nm厚的Al层构成的充当栅极254的部分。为了有助于分割成片状部分，然后将p型GaN层的表面粘贴到夹持器上以进行研磨。随后，利用含平均粒度为30μm的SiC磨料粒的浆体对GaN衬底进行研磨，并分割成片状部分。最后，在GaN衬底1的整个背面上形成由Ti层(厚度：50nm)/Al层(厚度：100nm)/Ti层(厚度：20nm)/Au层(厚度：200nm)的复合层构成的漏极255，从而提供作为半导体器件150的MIS型晶体管。
如在实施方案5中一样，通过测定GaN衬底1的截面的位错密度，并利用位错密度为预定值以下的GaN衬底来制造半导体器件150(MIS型晶体管)，能够减少在沿所述截面将GaN衬底分割成片状部分时由破片等造成的缺陷的产生，所述截面与所述GaN衬底1的主面交叉。因此，能够提高半导体器件150(MIS型晶体管)的收率。
实施例
下文中，利用根据实施方案的制造方法制得的半导体器件的实施例，对本发明进行更详细地说明。然而，本发明不限于下列实施例。
1.实施例1
制备具有(0001)面主面和在(1-100)面处解理的OF面且厚度为450μm的GaN衬底，作为用于实施例1的GaN衬底。利用安装到扫描电子显微镜(SEM)上的CL装置，对GaN衬底(0001)面中的穿透位错密度(主面穿透位错密度)进行测定，其为4.2×106/cm2。通过CL法对OF面中的位错密度(横向位错密度)进行测定，其为3.0×106/cm2。通过在随机选定的尺寸为100μm×100μm的五个区域内对黑斑数进行计数并求平均值，从而计算这种位错密度。
利用所述GaN衬底，制造作为本发明实施方案1的半导体器件110且充当实施例1的LD。详细的制造方法如下。
通过MOCVD法，在GaN衬底的主面上顺序外延生长下列层作为III族氮化物半导体层：
n型GaN缓冲层，其掺杂有Si且厚度为0.05μm；
n型Al0.08Ga0.92N包覆层，其掺杂有Si且厚度为1.0μm；
有源层，其具有多重量子阱结构，其中五次重复堆叠掺杂有Si且厚度为0.1μm的n型GaN光波导层、厚度为3nm的未掺杂的In0.15Ga0.85N层和厚度为6nm的未掺杂的In0.03Ga0.97N层；
未掺杂的Al0.2Ga0.8N抗劣化层，其厚度为0.01μm；
p型Al0.2Ga0.8N层，其掺杂有镁(Mg)且厚度为10nm；
p型GaN光波导层，其掺杂有Mg且厚度为0.1μm；
p型Al0.08Ga0.92N包覆层，其掺杂有Mg且厚度为0.3μm；以及
p型GaN接触层，其掺杂有Mg。随后，将GaN衬底从MOCVD设备中移出。接着，通过CVD法，在p型GaN接触层的整个表面上形成0.1μm厚的SiO2膜。然后，通过光刻，在SiO2膜中形成与脊部分的形状相对应的图案。
随后，通过充当掩模的SiO2膜，利用RIE法，在厚度方向上，将p型AlGaN包覆层腐蚀至预定深度，从而形成在<1-100>方向上延伸的脊。该脊的宽度为2μm。用于RIE的腐蚀气体为基于氯的气体。
随后，通过腐蚀，将用作腐蚀掩模的SiO2膜除去。然后，通过CVD法，在衬底的整个表面上形成0.3μm厚的SiO2绝缘膜。随后，通过光刻，形成覆盖除了形成p侧电极的区域之外的绝缘膜主面的抗蚀剂图案。通过充当掩模的抗蚀剂图案，对绝缘膜进行腐蚀，从而形成开口。
在留下抗蚀剂图案的同时，随后通过真空淀积法，在衬底整个表面上形成p侧电极。然后，将抗蚀剂图案与在其上形成的p侧电极一起除去。由此，仅在p型GaN接触层上形成p侧电极。为了有助于分割成片状部分，将p型GaN层表面粘贴到夹持器上以进行研磨。随后，利用含平均粒度为2.5μm的SiC磨料粒的浆体对GaN衬底进行研磨，直至所述GaN衬底的厚度从450μm降至130μm。
然后，在GaN衬底背面上形成n侧电极。随后，沿器件区域的轮廓对如上所述在其上已经形成了激光结构的GaN衬底进行划线，并通过解理将其分割成棒状部分。随后，在垂直于劈开方向的方向上在棒状部分中形成划线，并将所述棒状部分断开，从而分割成片。由此，提供了实施例1中的半导体器件(LD)。
通过下列方法，对通过上述方法提供的半导体器件进行评价。首先，关于片收率，利用显微镜对所述片的主面进行观察，从而确认是否存在破片、裂纹等。
并利用原子力显微镜(AFM)进一步测定解理的端面，并评定为合格或不合格。结果，发现合格率为79％。
关于器件收率，随后对LD进行寿命试验。关于试验条件，气氛温度为70℃且光学输出为30mW。在恒定的光学输出驱动下电流增大1.2倍所需的时间为3000小时以上的LD评价为合格。结果，发现合格率为64％。计算上述片收率和器件收率的乘积作为总收率。实施例1的半导体器件的总收率为50.6％。
2.实施例2～7和实施例8～10
除了GaN衬底与实施例1的不同之外，实施例2～7和实施例8～10与实施例1相同。具体地，制备具有(0001)面主面和在(1-100)面处解理的OF面且厚度为450μm的九个GaN衬底。通过CL法，测定了在GaN衬底的(0001)面(主面)中的穿透位错密度和在GaN衬底的OF面中的位错密度(横向位错密度)。根据结果，将具有4.2×106/cm2以下的穿透位错密度和3.0×106/cm2以下的横向位错密度的衬底用于实施例2～7，并将横向位错密度超过3.0×106/cm2的衬底用于实施例8～10。通过与实施例1中相同的方法，利用这些GaN衬底制造半导体器件(LD)。
通过与实施例1中相同的方法，计算由上述方法提供的半导体器件的片收率、器件收率和总收率。
将实施例1～10的结果示于表I中。与实施例8～10相比，实施例1～7的片收率高，因此总收率高。
表I

3.实施例11和12
除了GaN衬底与实施例1的GaN衬底在主面取向和位错密度方面不同之外，实施例11和12与实施例1相同。具体地，制备了具有相对于(0001)面在<11-20>方向上偏离35°的主面和在(1-100)面处解理的OF面且厚度为450μm的两个GaN衬底。通过CL法，测定了在GaN衬底的(0001)面(主面)中的穿透位错密度和在GaN衬底的OF面中的位错密度(横向位错密度)。根据结果，将具有超过4.2×106/cm2的穿透位错密度和超过3.0×106/cm2的横向位错密度的衬底用于实施例11，并将具有4.2×106/cm2以下的穿透位错密度和3.0×106/cm2以下的横向位错密度的衬底用于实施例12。通过与实施例1中相同的方法，利用这些GaN衬底制造半导体器件(LD)。
通过与实施例1中相同的方法，计算由上述方法提供的半导体器件的片收率、器件收率和总收率。
将实施例11和12的结果示于表II中。实施例8具有高的片收率，因此具有高的总收率。由此，确认在使用不同主面取向的情况下，也能够获得类似的结果。
表II

将实施例1～12的结果一起图示于图7和8中。图7为显示横向位错密度和片收率之间关系的图；横轴表示了横向位错密度，纵轴表示了片收率。图8为显示主面穿透位错密度与器件收率之间关系的图；横轴表示了主面穿透位错密度，纵轴表示了器件收率。
由此，发现GaN衬底的位错密度影响了半导体器件的片收率和器件收率。还发现半导体器件的片收率和器件收率取决于GaN衬底的横向位错密度和主面穿透位错密度，但不取决于生长方法例如气相生长方法如MOCVD法和HVPE法，以及液相生长方法如钠助熔剂法和氨热法。因此，通过限定预定阀值并仅使用具有小于阀值的位错密度的GaN衬底来制造半导体器件，能够提高收率。上面实施例还表明，通过将预定阀值限定为“4.2×106/cm2以下的穿透位错密度和3.0×106/cm2以下的横向位错密度”，如同用于分离实施例1～7和实施例8～10的参考(阀值)一样，能够提高半导体器件的收率。
本文中公开的实施方案和实施例应当理解为在所有方面都是示例性的，而不是限制性的。本发明的范围不是由上述说明书显示，而是由权利要求书显示，意图是本发明包括与权利要求书等价的概念和在权利要求书范围内的所有修改。