技术领域
[0001] 本
发明涉及一种基于CPCI总线的BMCH协议数据收发模块，尤其是指一种计算机与外部设备之间通过BMCH协议进行数据传输的模块。在军工控制领域中，BMCH协议
数据总线广泛应用于飞控计算机与导弹内部重要装置之间进行
大数据量、高速度遥测信息传输的场合。同时，在导弹测试、仿真等领域，又需要通过CPCI总线实现BMCH数据与计算机之间的高速传输、采集、存储和解码。本发明属于计算机通信，计算机辅助测试及自动测试领域。
背景技术
[0002] PCI(Peripheral Components Interconnect)总线是Intel公司推出的一种标准32-bit局部总线，工作
频率33MHz/66MHz，传输带宽高达133MB/266MB每秒，支持即插即用特性，系统可对设备自动进行资源分配，操作简单，使用灵活。这些优势使得PCI总线非常适合在高速计算和高速数据通讯领域中应用，现在已成为世界上应用最为广泛的标准总线。
[0003] CPCI(Compact PCI)总线是PICMG(PCI Computer Manufacturer’s Group，PCI工业计算机制造商联盟)提出的一种基于标准PCI总线的高性能总线技术。在电气、逻辑上与PCI标准完全兼容。CPCI板卡采用符合IEEE 1101.1标准的Eurocard插卡机械结构，具有3U和6U两种造型。CPCI板卡的前面板包含EMC
密封圈以降低
电磁干扰，使用符合IEC-1076国际标准高
密度气密式针孔连接器，其2mm的金属针脚具有低感抗和阻抗，从而减少了高速CPCI总线引起的
信号反射。所有的CPCI总线电气连线都在后部转接板上，因此可以在更换板卡时无需重新连线，这就使得CPCI板卡插拔具有极大的耐用性；同时板卡具有
导轨和前端紧固装置
支撑，卡与插槽通过针孔连接器紧密相连，具有很高的抗冲击能
力。因此，CPCI总线在电信、计算机通信、工控测试、航空航天等领域有着广泛的应用。
[0004] BMCH(Bytes Multi-Channel，即字节多通道)数据传输协议主要应用于军工控制领域中，实现飞行控制计算机与导弹内部重要装置之间数字遥测信息的大数据量、高速度、长时间的传输，通过BMCH数据传输协议可以检测导弹内部数字遥测设备的正确性，对导弹的整体性能起到关键作用，因此，在当前军工生产及测试领域得到了越来越广泛的应用。BMCH数据传输协议为全双工数据传输，可进行独立的数据收发。单向采用8位并行地址/数据传输模式，另有三路时序
控制信号，协议结构简单，传输速度快、信息量大，具有较高的可靠性。因此，研制一种高可靠性、高速的BMCH协议收发模块，将对军工生产和测试领域的进步起到极大地促进作用。
[0005] 但是，在当前的BMCH协议数据收发模块中，一方面，由于外部设备与计算机之间的BMCH协议数据量很大，然而受限于计算机总线的读写速度，因此无法做到数据流的连续收发，只有在传输模块上配置大容量
存储器作为缓冲，才能实现此功能；另一方面，当前市场上还没有专用的BMCH协议数据传输模块，通常的实现方法是采用数字IO量收发模块模拟BMCH协议的收发功能，但同时需要对每一路IO量进行隔离调理，并且BMCH协议的收发时序的很难配合好。因此，当前的BMCH数据收发模块不仅设计复杂、成本高，同时功能性较差，在需要实时、大量数据传输的场合下非常容易出现丢
帧的现象。
发明内容
[0006] 本发明的目的在于克服
现有技术中的不足，提供一种基于计算机CPCI总线的BMCH协议数据收发模块。该模块利用FPGA芯片和信号调理
电路，实现BMCH协议的数据传输规范；采用符合PICMG CompactPCI Specifications Rev1.0标准的CPCI总线实现收发模块与计算机之间的高速数据传输，完全支持符合PCI Specification version 2.2标准的32-bit，33MHzPCI总线电气规范。最终实现外部设备与计算机之间的BMCH协议数据的连续、高效、稳定的收发功能。
[0007] 本发明是开发一种基于计算机CPCI总线的BMCH协议数据收发模块，组成包括一
硬件模块和一FPGA模块。
[0008] 其中硬件模块包括：
[0009] 1)一阻抗控制
电路板，包含
焊接于此电路板上的
电子元器件，共同构成了本发明的核心硬件电路。阻抗控制电路板用于实现本发明中各组成电子元器件之间电气信号的高速、低损耗、短距离传输；所述的电路板上的若干电子元器件用于实现本发明的各项逻辑功能，具体包括以下五个单元：
[0010] ①一FPGA单元，是本发明的硬件组成部分，是所有电子元器件的核心单元，其应用FPGA芯片，焊接于所述的阻抗控制电路板的中心
位置，用于实现对其它各组成单元的连接和操控；
[0011] ②一CPCI总线单元，其应用CPCI总线桥接芯片，用于与FPGA单元配合实现本发明与CPCI总线计算机的数据传输；
[0012] ③一BMCH协议发送调理单元，采用高性能
三极管阵列输出，用于将FPGA单元输出的数据逻辑信号转换为BMCH协议电气信号，提高信号驱
动能力；
[0013] ④一BMCH协议接收调理单元，采用高速光耦接收BMCH协议输入电气信号，隔离转换为数据逻辑信号并传输给FPGA单元；
[0014] ⑤一辅助电路单元，实现对本发明的供电，并为部分芯片提供配置信息。
[0015] 2)一SCSI50信号连接插座，焊接于阻抗控制电路板的左侧边缘，用于提供本发明中BMCH协议数据总线与外部设备连接的
接口；
[0016] 3)一标准CPCI总线连接器，焊接于阻抗控制电路板的右下方边缘，用于提供本发明中CPCI总线与计算机
背板之间连接的接口；
[0017] 4)一标准3U Eurocard板卡前面板，安装于阻抗控制电路板的左侧边缘，用于为本发明提供硬件保护，便于板卡的安装与固定，并起到
电磁屏蔽作用；
[0018] FPGA模块包括：
[0019] 1)BMCH协议数据接收模块，用于接收BMCH协议数据并上传给CPCI总线计算机；
[0020] 2)BMCH协议数据发送模块，用于接收CPCI总线计算机下发的数据并发送BMCH协议数据；
[0021] 3)BMCH协议数据自检功能模块，用于对本发明自身功能进行验证；其通过外接一SCSI50自检插头与所述的SCSI50信号连接插座相连。
[0022] 其中，所述的BMCH协议数据接收模块，其组成包括：一BMCH接收解码子模块、一接收地址寄存器、两个BMCH数据接收缓存RAM、一仲裁机、一中断发送子模块和一CPCI总线读操作子模块；
[0023] 接收地址寄存器记录计算机下发的8-bit地址值，记录范围为00H～FFH，该地址值作为BMCH协议数据接收是否终止的唯一依据；
[0024] BMCH接收解码子模块接收BMCH协议8位并行地址/数据复用信号，并解码为8位地址和16位数据；
[0025] 两个BMCH数据接收缓存RAM，是在FPGA内部构造的两个大小为256×16-bit的存储空间，用于对BMCH接收解码子模块解码后的BMCH数据进行乒乓存取操作，实现数据的无缝传输；
[0026] 仲裁机将接收到的地址与接收地址寄存器比对，若相同则触发中断发送子模块和CPCI总线读操作子模块，将两个BMCH数据接收缓存RAM中的数据上传至计算机。
[0027] CPCI总线读操作子模块，通过与CPCI总线单元的电气信号的时序配合，实现DMA和总线Target从设备读数两种方式，将BMCH协议数据上传至计算机。
[0028] 其中，所述的BMCH协议数据发送模块，其组成包括：一BMCH数据发送缓存RAM、一BMCH数据发送编码子模块、一发送地址寄存器和一CPCI总线写操作子模块；
[0029] 发送地址寄存器记录计算机下发的16-bit地址值，高8位为发送终止地址，低8位为发送起始地址，地址值范围均为00H～FFH，作为发送数据块的起始地址和终止地址；
[0030] CPCI总线写操作子模块，通过与CPCI总线单元的电气信号的时序配合，通过DMA和总线Target从设备写数两种方式将计算机的数据下发至所述的BMCH数据发送缓存RAM中；
[0031] BMCH数据发送缓存RAM是在FPGA内部构造的大小为256×16-bit存储空间，用于存储计算机下发的BMCH协议数据的地址值和数据值；
[0032] BMCH数据发送编码子模块，将BMCH数据发送缓存RAM中BMCH数据的8-bit地址值和16-bit数据值转换为符合BMCH协议规范的8位并行地址/数据复用信号发送出去。
[0033] 其中，该阻抗控制电路板板卡为3U Eurocard外型，尺寸为160mm×100mm，厚度为1.6mm，采用FR-4材料，4层及以上多层电路板，包括一个电源层、一个
地层和两个信号层，单端
信号传输线特性阻抗为50Ω+10Ω。
[0034] 该CPCI总线单元每一路CPCI总线信号都要
串联一个10终端
电阻，信号布线长度保持在1.5英寸以内，时钟线长度保持为2.5±0.1英寸范围内。
[0035] 其中，该辅助电路单元，分为电平转换模块、FPGA配置模块、CPCI模块和复位电路模块四个部分：
[0036] 其中，电平转换模块将+3.3V
电压转化为+1.5V电压，并在电源转化芯片的输入输出引脚设计有去耦电容。
[0037] 其中，FPGA配置模块具有JTAG和AS两种配置模式，并选用EPCS4芯片作为AS模式下的EEPROM配置芯片。
[0038] 其中，CPCI总线配置模块选用EEPROM芯片对CPCI总线单元进行初始化配置，配置信息容量为22个双字。
[0039] 其中，该SCSI50信号连接插座，其双排50针插座共连接BMCH协议数据总线的22根发送信号线，22根接收信号线，以及3根地线和+5V电源线。
[0040] 其中，该标准CPCI总线连接器，采用符合IEC-1076国际标准高密度气密式针孔连接器。
[0041] 其中，该标准3U Eurocard板卡前面板，通过两个螺钉与阻抗控制电路板连接，并带有EMC密封圈。
[0042] 本发明一种基于计算机CPCI总线的BMCH协议数据收发模块，其优点及功效在于：性能稳定、可靠性高，可进行长时间、大数据量的BMCH协议数据的连续传输，可实现数据的接收、发送和自检；CPCI总线数据传输具有DMA功能，总线实际传输速率最高可达80MB/s，高速连续传输不丢帧；BMCH总线信号驱动能力强，传输距离远；采用阻抗控制设计，信号完整性及电磁兼容性好；结构简单，价格低廉，使用方便。
附图说明
[0043] 图1所示本发明——基于CPCI总线的BMCH协议数据收发模块；
[0044] 图2所示为图1中的阻抗控制电路板的PCB分层设计
[0045] 图3所示为图1中的SCSI50连接插座正视图
[0046] 图4所示为图1中的CPCI总线连接器正视图
[0047] 图5所示为图1中3U Eurocard板卡前面板侧视图
[0049] 图7所示为图6中CPCI总线单元设计原理图
[0050] 图8所示为图6中BMCH发送调理单元设计图
[0051] 图9所示为图6中BMCH接收调理单元设计图
[0052] 图10所示为图6中辅助电路设计图
[0053] 图11所示为图10中FPGA配置模块端口定义
[0054] 图12所示为本发明中FPGA设计开发原理框图
[0055] 图13所示为BMCH协议数据接收解码时序图
[0056] 图14a、b所示为CPCI总线读取数据时Local局部总线读操作时序图[0057] 图15所示为BMCH协议数据发送编码时序图
[0058] 图16a、b所示为CPCI总线写数据时Local局部总线写操作时序图[0059] 图中具体标号如下：
[0060] 101阻抗控制电路板 102若干电子元器件
[0061] 103SCSI50信号连接插座 104CPCI总线连接器
[0062] 1053U Eurocard板卡前面板 501连接螺钉
[0063] 502前面板固定钳 601FPGA单元
[0064] 602CPCI总线单元 603BMCH协议发送调理单元[0065] 604BMCH协议接收调理单元 605辅助电路单元
[0066] 701CPCI总线端 702Local局部总线端
[0067] 1001电平转换模块 1002FPGA配置模块
[0068] 1003CPCI总线配置模块 1004复位电路模块
[0069] 1101FPGA芯片JTAG配置端口定义 1102FPGA芯片AS配置端口定义[0070] 1201BMCH协议数据接收模块 1202BMCH协议数据发送模块[0071] 1203CPCI总线Local局部总线模块 1204数据接收缓存空间RAMA[0072] 1205数据接收缓存空间RAMB 1206仲裁机
[0073] 1207中断发送模块 1208BMCH接收解码模块
[0074] 1209接收地址寄存器 1210数据发送缓存空间RAMC[0075] 1211BMCH发送编码模块 1212发送地址寄存器
[0076] 1213自检功能模块 1401从模式单周期读操作时序[0077] 1402DMA读操作时序 1601从模式单周期写操作时序[0078] 1602DMA写操作时序
具体实施方式
[0079] 本发明硬件包括一阻抗控制电路板101、若干电子元器件102、一SCSI50信号连接插座103、一标准CPCI总线连接器104、一标准3U Eurocard板卡前面板105。
[0080] 本发明还包括FPGA逻辑功能的开发，以及各种配置信息的设定，最终实现BMCH协议数据收发和CPCI总线操作。
[0081] 所述阻抗控制电路板101采用标准Eurocard机械结构，3U外型，板卡尺寸为160mm×100mm，厚度1.6mm。
[0082] 所述阻抗控制电路板101采用标准FR-4材料制板，4层PCB设计，第一层(L1)为信号层1，第二层(L2)为接地层，第三层(L3)为电源层，第四层(L4)为信号层2，各板层厚度如下表1所示。
[0083]层号 类型 厚度(mils)
L1 0.60
半
固化片 4.00
L2 1.20
芯板 51.4
L3 1.20
半固化片 4.00
L4 0.60
[0084] 表1
[0085] 对于所述阻抗控制电路板101上信号层1和信号层2的所有信号走线，其单端阻抗均为50Ω+10Ω。
[0086] 所述SCSI50信号连接插座103，具有双排50个弯针引脚，焊接在所述阻抗控制电路板101左侧边缘处，用于连接BMCH协议数据传输总线。
[0087] 所述BMCH协议在物理电气上各有22根信号线，其中8根为数据/地址复用数据线BMCH[7:0]，3根为字节判断及使能信号线C1、C2和EN，每根信号线各有一根伴随信号线(实际为收发模块上+5V
高电平信号)。全部数据收发信号线都经过SCSI50信号连接插座与外部设备互联。SCSI50信号连接插座103接口定义如下表2所示。
[0088]
[0089] 表2
[0090] 所述CPCI总线连接器104采用符合IEC-1076国际标准高密度气密式针孔连接器，引脚间距2mm，具有7列，25行引脚排布。所述CPCI总线连接器104焊接在所述阻抗控制电路板101的右下方边缘。CPCI总线连接器104引脚定义如下表3所示。
[0091]
[0092] 表3
[0093] 所述3U Eurocard板卡前面板105符合IEEE1101.1和IEEE1101.10标准，前面板105带有EMC密封圈以降低电磁干扰。前面板105通过2个连接螺钉501固定在所述阻抗控制电路板左侧边缘，靠近所述SCSI50信号连接器103一侧，同时通过前面板固定钳502固定在CPCI总线计算机的插槽上，保证安装牢固性。
[0094] 所述若干电子元器件102全部焊接于所述阻抗控制电路板上，按照功能分为5个单元——FPGA单元601、CPCI总线单元602、BMCH发送调理单元603、BMCH接收调理单元604和辅助电路单元605。
[0095] 所述FPGA单元601选用Altera公司的Cyclone I系列的芯片EP1C3T144，使用VerilogHDL编程开发，实现BMCH协议数据收发和CPCI总线操作。
[0096] 所述CPCI总线单元602选用PLX公司的CPCI总线桥接芯片PCI-9054。用于与FPGA单元601配合实现本发明与CPCI总线计算机的数据传输；PCI-9054桥接芯片引脚按逻辑功能分为CPCI总线端信号和Local局部总线端信号两部分。
[0097] 所述 CPCI总 线端 信 号PCB布 线 符合 PICMG CompactPCI specification version1.0标准，除CLK、REQ#、GNT#、TDI、TDO、TCK、TMS和TRST信号外的每一路信号都要串联一个10Ω
终端电阻，以减少高速信号反射，之后与所述CPCI总线连接器的对应引脚互联，实现与CPCI总线的物理电气连接。每根信号线布线长度保持在1.5英寸以内，时钟线长度保持为2.5±0.1英寸范围内。
[0098] 所述Local局部总线端信号与所述FPGA单元EP1C3T144芯片的IO管脚互联，部分信号外接上拉或下拉电阻。Local局部总线端信号连接属性如下表4所示。通过FPGA芯片的管脚编程配合产生Local局部总线逻辑时序，完成各项CPCI总线操作。
[0099]
[0100] 表4
[0101] BMCH协议发送调理单元603采用高性能三极管阵列芯片HT251，用于将FPGA单元输出的数据逻辑信号转换为BMCH协议电器信号，提高BMCH信号的驱动能力。发送调理单元如图8所示。
[0102] BMCH协议接收调理单元604采用高速光耦HP2630芯片，接收BMCH协议输入电气信号，隔离转换为数据逻辑信号并传输给FPGA单元，保证接收模块的工作安全性。每个光耦芯片可进行两路
输入信号的调理，接收信号调理工作原理如图9所示。
[0103] 所述辅助电路单元605包括电平转换模块、FPGA配置模块、CPCI总线配置模块和复位电路模块。
[0104] 所述电平转换模块用于将来自于所述CPCI总线连接器104的+3.3V电压转化为+1.5V电压。+3.3V电压用于给绝大部分元器件供电，+1.5V用于对FPGA芯片核心供电。选用LT1587CM1.5电平转换芯片。电平转换芯片+3.3V与+1.5V输入输出引脚均设计有去耦电容，各包括1个10uF低频滤波电容和1个0.1uF高频滤波电容。
[0105] 所述复位电路模块1004由1个复位按钮控制，按下即管脚置低，产生复位信号。
[0106] 所述FPGA配置模块1002用于实现对FPGA单元601的程序加载和在线调试。FPGA配置模块分为JTAG和AS两种模式。JTAG为在线调试模式，上电即可用，但掉电信息则全部丢失，JTAG下载端口引脚定义如表所示；AS为程序固化模式，使用EEPROM保存程序，FPGA掉电不丢失，上电后FPGA即可从EEPROM中读取配置程序，EEPROM选用EPCS4芯片，AS下载端口引脚定义如图11所示。
[0107] 所述CPCI总线配置模块1003采用93C56型EEPROM芯片，用于对所述CPCI总线单元602的PCI-9054桥接芯片进行配置。首先使用专用
软件对EEPROM进行配置，此后每当所述CPCI总线单元上电时，都会从EEPROM中读取配置信息，对自身配置寄存器进行重写，保证了所述CPCI总线单元的正常工作。EEPROM共对PCI-9054芯片提供22个双字(32-bit)的配置信息。
[0108] 本发明中FPGA逻辑功能的开发，主要体现在使用Verilog HDL对FPGA芯片编程，实现本发明——基于CPCI总线的BMCH协议数据收发模块的整体逻辑功能。
[0109] 本发明BMCH协议数据收发模块可实现三个逻辑功能——数据接收、数据发送和数据自检。本发明中所述FPGA逻辑功能开发也分别对应此三个功能，分为BMCH协议数据接收模块1201和BMCH协议数据发送模块1202，并通过这两个模块配合使用，实现数据自检功能1213。
[0110] 1)所述BMCH协议数据接收模块1201原理
[0111] 本发明接收BMCH协议数据过程中，外部BMCH协议信号通过所述SCSI50信号连接插座103输入BMCH协议收发模块，通过所述BMCH接收调理单元604的隔离调理，输入至所述FPGA单元601的BMCH数据接收模块1201。
[0112] 本发明可以改变接收的起始和终止地址，并把接收到的数据全部存储到计算机，也可以选择读取单个地址的BMCH数据。数据接收的实现，主要是依靠在FPGA单元601内部构造的BMCH接收解码模块1208、接收地址寄存器1209、两个缓存BMCH数据的RAM 1204与1205、仲裁机1206、中断发送模块1207和CPCI总线读操作模块1203。
[0113] 本发明在接收到计算机开始接收指令后，首先将计算机下发的接收起始和终止地址存入所述的接收地址寄存器1209，随后对接收到的BMCH协议数据进行解码，得到一个BMCH协议字的8位地址值和16位数据值。BMCH协议数据解码时序如图13所示。
[0114] 所述FPGA芯片内部构造了两个容量为256×16bits的RAM——RAMA(1204)、RAMB(1205)，可以分别最大缓存一组地址从00到FF的BMCH协议数据。当开始BMCH数据的接收时，先把数据缓存到RAMA中，当接收到的BMCH协议字的地址值等于所述接收地址寄存器1209中的终止地址时，触发所述仲裁机1206。仲裁机1206对当前的两个RAM的工作状态进行切换，即RAMB开始缓存接收到的BMCH数据，而RAMA切换至等待上位机读状态，同时仲裁机触发中断模块，通知计算机读取RAMA中数据，如此反复操作，实现乒乓读写功能。
[0115] 本发明产生的中断信号被计算机接收后，计算机可通过CPCI总线的两种读数方式来读取所述FPGA中RAM里的数据，即DMA模式(1402)和总线Target从设备读数模式(1401)。两种CPCI总线传输模式的实现，都是通过FPGA芯片配合CPCI桥接芯片Local局部总线端信号的时序操作来完成的。所述Local局部总线读操作时序图如图14a、b所示。
[0116] 本发明通过以上所述的接收操作，就能够实现对大量BMCH协议数据的实时、连续采集和传输。
[0117] 2)所述BMCH协议数据发送模块原理
[0118] 本发明中BMCH协议数据发送模块是通过FPGA内部构造的数据发送缓存RAM空间1210、BMCH数据发送编码模块1211、发送地址寄存器1212和CPCI总线写操作模块1203来实现。
[0119] 所述FPGA内部构造一个容量为256×16bits的数据发送缓存RAM——RAMC(1210)，当计算机开启发送功能后，计算机首先通过CPCI总线将需要发送的一帧BMCH数据写入所述的发送数据缓存空间RAMC，同时将这一帧数据的发送起始和终止地址写入所述发送地址寄存器1212，随后启动BMCH发送编码模块1211，将一帧数据中的每个BMCH字的16位数据值和8位地址值以符合BMCH协议的数据格式发送至BMCH数据发送调理单元603。BMCH协议数据发送编码时序如图所示。
[0120] 计算机可通过CPCI总线的两种写数方式存入所述发送数据缓存RAM空间中，即DMA模式1602和总线Target从设备写数模式1601。两种CPCI总线数据写模式的实现，都是通过FPGA单元配合CPCI桥接芯片Local局部总线端信号的时序操作来完成的。所述Local局部总线读操作时序图如图16a、b所示。
[0121] 所述FPGA中BMCH协议数据发送模块发出的符合BMCH协议的数据被所述BMCH数据发送调理单元603接收，通过三极管阵列芯片的调理，转化为最终的BMCH协议物理电气信号，并通过所述SCSI50信号连接插座103输出至外部设备。
[0122] 3)所述BMCH协议数据自检1213原理
[0123] 本发明可通过所述BMCH协议数据自检功能验证收发模块自身性能。
[0124] 所述自检功能需要外接一SCSI50插头与所述SCSI50连接插座结合使用。将SCSI50连接插座的BMCH协议收发引脚一一对应连接，形成收发回路。
[0125] 在所述自检功能过程中，首先打开BMCH协议数据接收模块的接收功能，再由计算机定时发送多帧BMCH数据，经由BMCH协议数据发送模块和BMCH协议数据接收模块的发送和接收流程，最终传输回计算机，将收发数据进行比对，数据一致则自检成功。
[0126] BMCH协议收发时序如图13、图所示，图中各个信号时序的保持时间如下表5所示。
[0127]输入标志 说明 最大时间 最小时间
tcds 输入命令建立时间 25ns
tcdh 输入命令保持时间 25ns
tenh 使能信号保持时间 325ns
tenuv 使能信号无效时间 25ns
taduv 数据或地址无效时间 200ns
tads 数据或地址建立时间 50ns
tadh 数据或地址保持时间 25ns
[0128]tadd 数据或地址延长时间 25ns
输出标志 说明 时间
t’cds 输出命令建立时间 250ns
t’cdh 输出命令保持时间 750ns
t’enh 输出使能信号保持时间 750ns
t’cduv 输出无效命令保持时间 1000ns
t’adh 输出地址或数据保持时间 1000ns
t’aduv 输出无效数据保持时间 1000ns
[0129] 表5
