半导体器件及其制造方法
阅读：276发布：2023-03-05
专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 半导体 器件及其制造方法，该半导体器件从下到上依次包括：衬底；位于所述衬底上的半导体层；位于所述半导体层上的隔离层；位于所述隔离层上的 钝化 层；与所述半导体层 接触 的源极和漏极，以及位于源极和漏极之间的栅极；其中，所述栅极和漏极之间在靠近漏极一侧的 钝化层 上设有若干 刻蚀 所述钝化层形成的凹槽。本发明采用凹槽结构以改善半导体器件的 电流 崩塌，同时降低漏电。凹槽结构位于栅漏之间电流崩塌不敏感的区域。并对凹槽进行 表面处理 以减小 漏电流 ，处理方法包括表面处理、沉积绝缘层等。，下面是半导体器件及其制造方法专利的具体信息内容。
1.一种半导体器件，其特征在于，所述半导体器件从下到上依次包括：
衬底；
位于所述衬底上的半导体层；
位于所述半导体层上的隔离层；
位于所述隔离层上的钝化层；
与所述半导体层接触的源极和漏极，以及位于源极和漏极之间的栅极；
其中，所述栅极和漏极之间在靠近漏极一侧的钝化层上设有若干刻蚀所述钝化层形成的凹槽。
2.根据权利要求1所述的半导体器件，其特征在于，所述凹槽的数目为一个或多个。
3.根据权利要求2所述的半导体器件，其特征在于，所述凹槽深度大于或等于钝化层的厚度且小于或等于钝化层与隔离层厚度的和。
4.根据权利要求1～3中任一项所述的半导体器件，其特征在于，所述钝化层和凹槽上设有绝缘介质层，所述绝缘介质层为SiO2、SiNx、Al2O3、BCB中的一种或多种。
5.根据权利要求1所述的半导体器件，其特征在于，所述钝化层为GaN、AlN或SiN中的一种或多种，钝化层用于钝化隔离层表面缺陷。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体层和隔离层的材料为InxAlyGazN，其中x+y+z＝1。
7.根据权利要求1所述的半导体器件，其特征在于，所述栅极为肖特基金属栅极或绝缘栅栅极，栅形状为T型栅结构、Г型栅结构、或梯形场板的栅结构。
8.根据权利要求1所述的半导体器件，其特征在于，所述衬底和半导体层之间包括成核层和/或缓冲层。
9.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供一衬底；
在所述衬底上形成半导体层；
在所述半导体层上形成隔离层；
在所述隔离层上形成钝化层；
形成与所述半导体层电气相通的源极和漏极，以及在所述隔离层上形成栅极；
在栅极和漏极之间在靠近漏极一侧刻蚀部分所述钝化层形成的凹槽。
10.根据权利要求9所述的制造方法，其特征在于，所述方法还包括：
对凹槽底部进行表面处理，引入深能级和缺陷；
沉积绝缘材料，在钝化层和凹槽上形成绝缘介质层。
11.根据权利要求10所述的制造方法，其特征在于，所述“对凹槽底部进行表面处理”包括：
在凹槽底部引入C、F、CF4、Fe中一种或多种杂质。
半导体器件及其制造方法
技术领域
背景技术
[0002] 第三代半导体氮化镓(GaN)的介质击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)，高达3MV/cm，因此，其电子器件能承受很高的电压。同时，氮化镓可以与其他镓类化合物半导体(III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，在异质结的界面附近，可以形成很高电子浓度的二维电子气(2DEG)沟道。这种异质结结构也有效的降低了电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结基础上制成的氮化镓高电子迁移率晶体管(HEMT)能在高频率导通高电流，并具有很低的导通电阻。这些特性使氮化镓HEMT特别适用于制造高频的大功率射频器件和高耐压大电流的开关器件。
[0003] 由于二维电子气沟道内的电子有很高的迁移率，所以氮化镓HEMT相对于硅器件而言，开关速率大大提高。同时高浓度的二维电子气也使得氮化镓HEMT具有较高的电流密度，适用于大电流功率器件的需要。另外，氮化镓是隔离层，能工作在较高的温度。硅器件在大功率工作环境下往往需要额外的降温器件来确保其正常工作，而氮化镓无须这样，或者对降温要求较低。因此氮化镓功率器件有利于节省空间和成本。
[0004] 氮化镓晶体管中，通常在栅极与漏极之间承受较高的电压，导致栅极与漏极之间靠近栅极的区域存在强电场，此处的强电场造成氮化镓器件的电流崩塌效应。电流崩塌效应表现为：在高频下电流密度远小于器件稳态时的电流密度。出现电流崩塌效应使器件性能退化，降低输出功率密度，功率增益效率等，严重制约了器件的高频高压大功率应用。对于氮化镓射频功率器件而言，因为其经常要工作在超高频和高电压环境下，电流崩塌效应控制的要求更加严格。
[0005] 材料表面缺陷引起的电流崩塌效应。在AlGaN/GaN异质结HEMT中，材料表面存在高密度的表面态或电子陷阱，在强电场作用下，栅极的电子通过隧穿，漂移电导(hopping conduction)等物理机制进入到材料表面栅极与漏极之间区域的电子陷阱中。电子陷阱的反应速度慢，从而引起电流崩塌效应。为应对材料表面电子陷阱引起的电流崩塌效应，氮化镓HEMT一般采用SiN介质等材料(如图1中钝化层8)覆盖器件表面的钝化工艺。钝化层(如SiN或者AlN)可以通过改善材料表面态并阻止电子在表面聚集，来降低或消除电流崩11 -2 -1
塌效应。但是，SiN钝化后缺陷，表面态减少，减小至1×10 cm eV ，复合率减小导致器件的漏电流增加。
塌效应。但是，SiN钝化后缺陷，表面态减少，减小至1×10 cm eV ，复合率减小导致器件的漏电流增加。
[0006] 由文献“surface leakage currents in SiNx passovated AlGaN/GAN HFETs”可知，即使均采用氮化硅作为钝化材料，采用不同工艺过程所得器件表面漏电存在差异。
[0007] 1)在300℃沉积折射率为1.88的Si3N4(std-SiN)；
[0008] 2)300℃沉积折射率为2.9的高折射率SiNx(HRI-SiN)；
[0009] 3)40℃沉积折射率为1.79的低质量SiNx(LT-SiN)；
[0010] 4)无钝化器件。
[0011] 这四种处理之后器件漏电最底的为采用LT-SiN钝化处理的器件，其次为不进行钝化处理的器件，而std-SiN和HRI-SiN钝化处理器件的漏电最大。
[0012] 因此，针对上述技术问题，有必要提供一种半导体器件及其制造方法以解决上述电流崩塌和漏电之间的矛盾。
发明内容
[0013] 有鉴于此，本发明的目的在于克服SiN钝化异质结器件电流崩塌和漏电之间的矛盾，提出一种半导体器件结构及其制备方法。本发明在栅漏区域电流崩塌敏感的区域采用降低电流崩塌的处理方法，而在栅漏区域电流崩塌不敏感的区域采用降低漏电流的处理方法。综合两种处理方案得到具有低电流崩塌和低漏电的器件。
[0014] 为了实现上述目的，本发明实施例提供的技术方案如下：
[0015] 一种半导体器件，所述半导体器件从下到上依次包括：
[0016] 衬底；
[0017] 位于所述衬底上的半导体层；
[0018] 位于所述半导体层上的隔离层；
[0019] 位于所述隔离层上的钝化层；
[0020] 与所述半导体层接触的源极和漏极，以及位于源极和漏极之间的栅极；
[0022] 作为本发明的进一步改进，所述凹槽的数目为一个或多个。
[0023] 作为本发明的进一步改进，所述凹槽深度大于或等于钝化层的厚度且小于或等于钝化层与隔离层厚度的和。
[0024] 作为本发明的进一步改进，所述钝化层和凹槽上设有绝缘介质层，所述绝缘介质层为SiO2、SiNx、Al2O3、BCB中的一种或多种。
[0025] 作为本发明的进一步改进，所述钝化层为GaN、AlN或SiN中的一种或多种，钝化层用于钝化隔离层表面缺陷。
[0026] 作为本发明的进一步改进，所述半导体层和隔离层的材料为InxAlyGazN，其中x+y+z＝1。
[0027] 作为本发明的进一步改进，所述栅极为肖特基金属栅极或绝缘栅栅极，栅形状为T型栅结构、Г型栅结构、或梯形场板的栅结构。
[0028] 作为本发明的进一步改进，所述衬底和半导体层之间包括成核层和/或缓冲层。
[0029] 相应地，一种半导体器件的制造方法，所述方法包括：
[0030] 提供一衬底；
[0031] 在所述衬底上形成半导体层；
[0032] 在所述半导体层上形成隔离层；
[0033] 在所述隔离层上形成钝化层；
[0034] 形成与所述半导体层电气相通的源极和漏极，以及在所述隔离层上形成栅极；
[0035] 在栅极和漏极之间在靠近漏极一侧刻蚀部分所述钝化层形成的凹槽。
[0036] 作为本发明的进一步改进，所述方法还包括：
[0037] 对凹槽底部进行表面处理，引入深能级和缺陷；
[0038] 沉积绝缘材料，在钝化层和凹槽上形成绝缘介质层。
[0039] 作为本发明的进一步改进，所述“对凹槽底部进行表面处理”包括：
[0040] 在凹槽底部引入C、F、CF4、Fe中一种或多种杂质。
[0042] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0043] 图1为现有技术中采用SiN钝化的半导体器件的结构示意图；
[0044] 图2为本发明实施例一中半导体器件的结构示意图；
[0045] 图3为本发明实施例二中半导体器件的结构示意图；
[0046] 图4为本发明实施例三中半导体器件的结构示意图；
[0047] 图5为本发明实施例四中半导体器件的结构示意图；
[0048] 图6为本发明实施例五中半导体器件的结构示意图；
[0049] 图7为本发明实施例六中半导体器件的结构示意图；
[0050] 图8为本发明实施例七中半导体器件的结构示意图；
[0051] 图9为本发明实施例八中半导体器件的结构示意图；
[0052] 图10a为现有技术中隔离层与钝化层界面处一维能带示意图；
[0053] 图10b为本发明实施例一中隔离层与钝化层界面处一维能带示意图；
[0054] 图11为本发明实施例一中关断状态电子流经路径示意图；
[0055] 图12为本发明实施例三种关断状态电子流经路径示意图。
具体实施方式
[0056] 以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
[0057] 此外，在不同的实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
[0058] 本发明公开了一种半导体器件，从下到上依次包括：
[0059] 衬底；
[0060] 位于衬底上的半导体层；
[0061] 位于半导体层上的隔离层；
[0062] 位于隔离层上的钝化层；
[0063] 与半导体层接触的源极和漏极，以及位于源极和漏极之间的栅极；
[0064] 其中，栅极和漏极之间在靠近漏极一侧的钝化层上设有若干刻蚀钝化层形成的凹槽。
[0065] 该半导体器件的制造方法包括：
[0066] 提供一衬底；
[0067] 在衬底上形成半导体层；
[0068] 在半导体层上形成隔离层；
[0069] 在隔离层上形成钝化层；
[0070] 形成与半导体层电气相通的源极和漏极，以及在隔离层上形成栅极；
[0071] 在栅极和漏极之间在靠近漏极一侧刻蚀部分钝化层形成的凹槽。
[0072] 以下结合具体实施例对本发明作进一步说明
[0073] 比较例：
[0074] 参图1所示为现有技术中采用SiN钝化的半导体器件结构示意图。其具体包括：
[0075] 衬底1；
[0076] 成核层2；
[0077] 半导体层3，优选地，半导体层材料为GaN；
[0078] 隔离层4，优选地，隔离层材料为AlGaN；
[0079] 源极5、漏极金属6、及栅极7；
[0080] 钝化层8，优选地，钝化层材料为SiN。
[0081] 实施例一：
[0082] 图2为本发明的实施例一中半导体器件的结构示意图。
[0083] 如图2所示，底层是生长氮化镓材料的衬底1(又称为基板或基片)，该衬底1一般为蓝宝石(sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长III族氮化物材料的衬底，本发明对此没有任何限制。衬底1的沉积方法包括CVD、VPE、MOCVD、LPCVD、PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、蒸发等。本发明对衬底材料和其生长方法没有任何限制。
[0084] 衬底1上是可选的成核层2，用于在其上生长半导体层3，本发明也可以不形成成核层2，而直接在基片1上形成半导体层3。
[0085] 此外，优选地，也可以在成核层2和半导体层3之间形成未图示的例如GaN或者AlGaN的缓冲层。
[0086] 成核层2上是例如GaN或者AlGaN的半导体层3，其可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或铟、铝、镓以任意比例的组合。具体地，半导体层3可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AlGaN、InGaN等，也可以是镓类化合物半导体材料与其他半导体材料的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、非极性或者半极性。
[0087] 半导体层3上是隔离层4，其是能够与下面的半导体层3形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN(x+y+z＝1)。也就是说，本发明对于半导体层3和隔离层4没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层3和隔离层4之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气(2DEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。
[0088] 隔离层4上即是钝化层8，其可以是一层或多层。该钝化层8可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等；也可以是在生长或工艺过程中沉积的非晶体材料，例如SiN等。该钝化层8(如SiN或者GaN)可以通过改善材料表面态并阻止电子在表面聚集，钝化器件表面，降低或消除氮化镓HEMT的电流崩塌效应，并且保护器件表面免受外界影响等。
[0089] 半导体器件的源极5和漏极6与半导体层3中的2DEG形成电连接。在本实施例中，源极5和漏极6与半导体层3中的2DEG形成电连接的方式可以采用但不局限于以下方式形成：
[0090] a.高温退火；
[0091] b.离子注入；
[0092] c.重掺杂。
[0093] 在进行高温退火的情况下，源极5和漏极6的电极金属穿过隔离层4与半导体层3接触，从而与半导体层3中形成的2DEG电连接。在进行离子注入和重掺杂的情况下，源极5和漏极6由与半导体层3中形成的2DEG电连接的离子注入部分或重掺杂部分和其上的电极构成。应该理解，这里描述形成源极5和漏极6的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成源极5和漏极6。
[0094] 半导体器件的栅极7在位于源极5和漏极6之间的区域。栅极7可以是肖特基金属栅极或绝缘栅栅极(MIS)，金属栅极可以是单层金属栅极，也可以双层或多层栅极结构，例如下层是绝缘介质(例如SiO2)，上层是栅极金属，栅极也可以是多层金属。应该理解，这里描述形成栅极的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成栅极。栅形状为T型栅结构、Г型栅结构、或梯形场板的栅结构，本发明中栅极优选为T型栅极。T型栅极可以降低器件的栅极电阻，提高器件的频率响应。
[0095] 刻蚀部分钝化层8，形成一个凹槽9。凹槽9位于栅和漏之间对电流崩塌不敏感的区域，从位置上而言，凹槽与漏金属间的距离小于凹槽与栅极间的距离。刻蚀方法可以采用干法刻蚀也可以采用湿法刻蚀。刻蚀形成凹槽之后进行表面处理，以减小漏电。表面处理方法可采用C、F、O、CF4、Fe等杂质，引入深能级和缺陷等电子陷阱。器件在关断状态时，这些电子陷阱可复合电子，增大电子复合率降低漏电流。
[0096] 隔离层4与钝化层8界面的能带图如图10所示，其中图10a是普通SiN钝化器件结构该界面能带示意图；图10b是本发明所述器件结构该界面处能带示意图。从能带图角度出发，凹槽能带弯曲形成电子势垒，电子流到漏极需越过该势垒，漏电流减小。为减小漏电流需对凹槽的宽度进行设计，本发明对其宽度不做限制，可根据实际需要进行优化设计。
[0097] 综上所述，通过钝化处理后改善材料表面态并阻止电子在表面聚集，钝化器件表面，降低或消除氮化镓HEMT的电流崩塌效应；刻蚀部分栅极和漏极之间对电流崩塌不敏感区域的钝化层，该区域靠近漏极，形成凹槽结构，然后进行降低漏电的表面处理。处理方法可选用本领域的技术人员公知的任何方法。例如，采用氟等离子体进行表面处理，引入深能级和缺陷等电子陷阱。
[0098] 实施例二：
[0099] 图3为本发明的实施例二中半导体器件的结构示意图。
[0100] 在此省略对实施例二的与实施例一相同的部分的描述，下面着重描述二者的不同之处。
[0101] 如图3所示，该实施例与上述图2的实施例一的不同之处仅仅在与凹槽区的数目。实施例二凹槽9的数目大于1，可根据实际需要取2、3、4等大于1的正整数。凹槽的形成与处理方法与实施例一完全相同。
[0102] 实施例二与实施例一相比，在栅漏之间的电流崩塌不敏感的区域引入的凹槽的数目增加，因此引入的电子势垒数目增加，进而能进一步减小漏电流。
[0103] 实施例三：
[0104] 图4为本发明的实施例三中半导体器件的结构示意图。
[0105] 在此省略实施例三与实施例一相同部分的描述，下面着重描述二者的不同之处。
[0106] 如图4所示，该实施例与上述图2所述实施例一的不同之处仅在于凹槽的深度。实施例三中凹槽9的深度大于钝化层8的厚度。在刻蚀形成凹槽时，刻蚀完凹槽位置处的钝化层后，继续刻蚀一定厚度的隔离层4。隔离层4和半导体层3在界面处仍然有二维电子气。
[0107] 实施例三与实施例一相比，除了与实施例一相同的从能带角度产生电子势垒、减小漏电流之外，由于表面电子流经路径增长进一步减小漏电流。实施例三关断状态电子流经路径如图12中带箭头实线所示，实施例一关断状态电子流经路径如图11中带箭头实线所示。电子流经路径的增长，载流子被复合的几率增加，因此漏电流减小。
[0108] 实施例四：
[0109] 图5为本发明的实施例四中半导体器件的结构示意图。
[0110] 在此省略实施例四与实施例一相同部分的描述，下面着重描述二者的不同之处。
[0111] 如图5所示，该实施例与上述图2所述实施例一的不同之处仅在于采用绝缘介质层10填充凹槽。绝缘介质层10可由多种方式形成，如MOCVD，PECVD，ALD，MBE及热生长等，但不局限于此法。应该理解，这里描述形成绝缘介质层的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成绝缘介质层。
[0112] 填充凹槽的绝缘介质层10可由多种材料构成，如SiO2、GaN、SiNx、SiXOY，Al2O3、BCB等，但不局限于所列举材料，可以是一种也可以是多种材料的组合。填充凹槽的绝缘介质层10与钝化层8的的差别在于，钝化层8缺陷少且能钝化隔离层表面态和缺陷，达到抑制电流崩塌的目的。绝缘介质层10则引入大量深能级陷阱，关断时，这些深能级陷阱获得电子带负电，形成电子势垒，减小漏电。
[0113] 钝化层8和绝缘介质层10的厚度本发明不做限制，根据不同的目的及应用可以变化。
[0114] 另外本发明的实施例四在沉积绝缘介质层填充凹槽之前，可选表面处理。具体处理方法不做限制，目的是减小漏电流。本发明的实施例四具有电流崩塌小，漏电流小的优点。
[0115] 实施例五：
[0116] 图6为本发明的实施例五中半导体器件的结构示意图。
[0117] 在此省略实施例五与实施例四相同部分的描述，下面着重描述二者的不同之处。
[0118] 如图6所示，该实施例与上述图5所述实施例四的不同之处仅在于凹槽的数目。实施例五凹槽9的数目大于1，可根据实际需要取2、3、4等大于1的正整数。凹槽的形成与处理方法与实施例四完全相同。同样地，凹槽和钝化层上填充有绝缘介质层10。
[0119] 实施例五与实施例四相比，在栅漏之间的电流崩塌不敏感的区域引入的凹槽的数目增加，因此引入的电子势垒数目增加，因此能进一步减小漏电流。
[0120] 实施例六：
[0121] 图7为本发明的实施例六中半导体器件的结构示意图。
[0122] 在此省略实施例六与实施例四相同部分的描述，下面着重描述二者的不同之处。
[0123] 如图7所示，该实施例与上述图5所述实施例四的不同之处仅在于凹槽9的深度。实施例六中凹槽的深度大于钝化层8的厚度。在刻蚀形成凹槽时，刻蚀完凹槽位置处的钝化层后，继续刻蚀一定厚度的隔离层4。隔离层4和半导体层3在界面处仍然有二维电子气。
[0124] 实施例六与实施例四相比，除了与实施例四相同的从能带角度产生电子势垒，减小漏电流之外，由于表面漏电子流经路径增长进一步载流子被复合的几率增加，因此漏电流减小。
[0125] 实施例七：
[0126] 图8为本发明的实施例七中半导体器件的结构示意图。
[0127] 在此省略实施例七与实施例四相同部分的描述，下面着重描述二者的不同之处。
[0128] 如图8所示，该实施例与上述图5所述实施例四的不同之处仅在于栅极7的形状。实施例七中栅由多层场板复合形成的阶梯型栅极。在高压器件中会使用场板结构，钝化层8和绝缘介质层10可以辅助形成场板结构。多层栅场板结构，使栅漏之间电场均匀分布，提高器件击穿电压。
[0130] 实施例七与实施例四相比，除了具有电流崩塌小，漏电小的优点还具有击穿电压高的优点。
[0131] 图9为本发明的实施例八中半导体器件的结构示意图。
[0132] 在此省略实施例八与实施例一相同部分的描述，下面着重描述二者的不同之处。
[0133] 半导体器件的栅极7在位于源极5和漏极6之间的区域，与实施例一相比，本实施例中栅极为绝缘栅栅极，栅极7为两层金属结构，栅极7和隔离层4之间包括绝缘层11，形成绝缘栅结构，绝缘层的材料为SiO2等，本实施例中的半导体器件具有很高的输入电阻，具有击穿电压高和漏电小的优点。
[0134] 同样地，在实施例二～实施例七中也可以使用上述绝缘栅结构以进一步提高器件的击穿电压，提升器件性能。
[0135] 综上所述，本发明半导体器件及其制造方法从半导体器件结构设计的角度，采用凹槽结构以改善半导体器件的电流崩塌，同时降低漏电。凹槽结构位于栅漏之间电流崩塌不敏感的区域。并对凹槽进行表面处理以减小漏电流，处理方法包括表面处理、沉积绝缘层等。
[0136] 本发明既适用于工作在高电压大电流环境下的氮化镓HEMT，也可以适用于其他形式的晶体管，如金属氧化层半导体场效应晶体管(MOSFET)、金属绝缘层半导体场效应晶体管(MISFET)、双异质结场效应晶体管(DHFET)、结型场效应晶体管(JFET)、金属半导体场效应晶体管(MESFET)、金属绝缘层半导体异质结场效应晶体管(MISHFET)、或者其他场效应晶体管。并且，这些器件可以是增强型的，也可以是耗尽型的。
[0137] 对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0138] 此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
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