钝化方案
阅读：544发布：2020-05-11
专利汇可以提供钝化方案专利检索，专利查询，专利分析的服务。并且一种集成 电路 包括衬底和 钝化 层。 钝化层 包括形成在衬底上方的用于钝化的底部介电层、形成在底部介电层上方的用于钝化的掺杂介电层、和形成在掺杂介电层上方的用于钝化的顶部介电层。本 发明 提供了一种钝化方案。，下面是钝化方案专利的具体信息内容。
1.一种集成电路，包括：
衬底；以及
钝化层，所述钝化层包括：
底部介电层，形成在所述衬底上方；
掺杂介电层，形成在所述底部介电层上方；以及
顶部介电层，形成在所述掺杂介电层上方。
2.根据权利要求1所述的集成电路，其中，所述掺杂介电层掺杂有磷、硼或两者。
3.根据权利要求1所述的集成电路，其中，所述掺杂介电层掺杂有3％至8％的掺杂物。
4.根据权利要求1所述的集成电路，其中，所述掺杂介电层的厚度在 至的范围内。
5.根据权利要求1所述的集成电路，其中，所述底部介电层包含SiO2。
6.一种方法，包括：
在衬底上方形成用于钝化的底部介电层；
在所述底部介电层上方形成用于钝化的掺杂介电层；以及
在所述掺杂介电层上方形成用于钝化的顶部介电层。
7.根据权利要求6所述的方法，其中，所述掺杂介电层掺杂有磷、硼或两者。
8.根据权利要求6所述的方法，其中，所述掺杂介电层掺杂有3％至8％的掺杂物。
9.根据权利要求6所述的方法，其中，通过次大气压化学汽相沉积(SACVD)形成所述掺杂介电层。
10.一种集成电路，包括：
衬底；
金属层，形成在所述衬底上方；
钝化层，包括：
底部介电层，形成在所述金属层上方；
掺杂介电层，形成在所述底部介电层上方；以及
顶部介电层，形成在所述掺杂介电层上方；以及
模塑料层，形成在所述顶部介电层上方。
钝化方案
技术领域
背景技术
[0003] 将含有钝化膜的集成电路置于产品质量测试诸如高温反向偏压(HTRB)和/或高压炉测试(PCT)中。HTRB测试是用于集成电路器件的加速寿命试验，其通常用于验证器件本身的坚固性和集成电路器件的组装和封装的可靠性。PCT测试在高温和高压的测试条件下的耐水/潮湿性。
[0004] 在有一些钝化膜的情况下，在HTRB试验下，源自模塑料的移动离子被压进钝化膜内，而且湿气在模塑料和钝化膜之间电离。如果钝化膜是良好的绝缘体，这些离子可能不能轻易被中和。这些移动离子可能降低器件的击穿电压(BV)。
发明内容
[0005] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路，包括：衬底；以及钝化层，所述钝化层包括：底部介电层，形成在所述衬底上方；掺杂介电层，形成在所述底部介电层上方；以及顶部介电层，形成在所述掺杂介电层上方。
[0006] 在上述集成电路中，其中，所述掺杂介电层掺杂有磷、硼或两者。
[0007] 在上述集成电路中，其中，所述掺杂介电层掺杂有3％至8％的掺杂物。
[0008] 在上述集成电路中，其中，所述掺杂介电层的厚度在 至 的范围内。
[0009] 在上述集成电路中，其中，所述底部介电层包含SiO2。
[0010] 在上述集成电路中，其中，所述底部介电层的厚度在 至 的范围内。
[0012] 在上述集成电路中，其中，所述顶部介电层的厚度在 至 的范围内。
[0013] 在上述集成电路中，还包括在所述衬底和所述底部介电层之间形成的金属层。
[0014] 在上述集成电路中，还包括在所述顶部介电层上方形成的模塑料层。
[0015] 根据本发明的另一方面，还提供了一种方法，包括：在衬底上方形成用于钝化的底部介电层；在所述底部介电层上方形成用于钝化的掺杂介电层；以及在所述掺杂介电层上方形成用于钝化的顶部介电层。
[0016] 在上述方法中，其中，所述掺杂介电层掺杂有磷、硼或两者。
[0017] 在上述方法中，其中，所述掺杂介电层掺杂有3％至8％的掺杂物。
[0018] 在上述方法中，其中，通过次大气压化学汽相沉积(SACVD)形成所述掺杂介电层。
[0019] 在上述方法中，其中，所述底部介电层包含SiO2。
[0020] 在上述方法中，其中，通过化学汽相沉积(CVD)形成所述底部介电层。
[0021] 在上述方法中，其中，所述顶部介电层包含氮化硅或聚酰亚胺。
[0022] 在上述方法中，其中，通过化学汽相沉积(CVD)形成所述顶部介电层。
[0023] 在上述方法中，还包括：在形成所述底部介电层之前，在所述衬底上方形成金属层；在所述顶部介电层上方形成模塑料层。
[0024] 根据本发明的又一方面，还提供了一种集成电路，包括：衬底；金属层，形成在所述衬底上方；钝化层，包括：底部介电层，形成在所述金属层上方；掺杂介电层，形成在所述底部介电层上方；以及顶部介电层，形成在所述掺杂介电层上方；以及模塑料层，形成在所述顶部介电层上方。附图说明
[0025] 现在将结合附图所进行的以下描述作为参考，其中：
[0026] 图1是根据一些实施例的具有示例性钝化方案的集成电路的截面图；以及
[0027] 图2是根据一些实施例的用于形成图1中的集成电路100中的钝化方案的方法的流程图。
具体实施方式
[0028] 在下面详细论述各个实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的构思。所论述的具体实施例是制造和使用本发明的示例性具体方式，而不用于限制本发明的范围。
[0029] 另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复只是为了简明和清楚的目的且其本身并不指定所论述的各个实施例和/或结构之间的关系。而且，在随后的本发明中，一个部件形成在另一个部件上，一个部件连接至和/或耦合至另一个部件包括部件以直接接触形成的实施例，并且也可以包括形成介于部件之间的额外的部件使得部件可以不直接接触的实施例。另外，空间相对位置的术语，例如“下”、“上”、“水平的”、“垂直的”、“在...上方”、“在...下方”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)是用于方便描述本发明中一个部件与另一个部件的关系。这些相对术语预期涵盖包括这些部件的器件的不同方位。
[0030] 图1是根据一些实施例的具有示例性钝化方案的集成电路100的一部分的截面图。集成电路100包括衬底102、介电层104、金属层106、钝化层107和模塑料层114。衬底102包含硅、锗、砷化镓、磷化铟、碳化硅、绝缘体上硅(SOI)或任何其他合适的材料。在一些实施例中，可以通过本领域中公知的任何合适的方法在衬底102上形成诸如晶体管、电阻器、或其他器件的电子元件。
[0031] 介电层104包含二氧化硅(SiO2)、氮化硅(例如，Si3N4)、高k电介质(例如，HfO2)、低k电介质或任何其他合适的材料。在一些实施例中，介电层104可以是金属间电介质(IMD)或层间电介质(ILD)。金属层106包含Al、Cu、Sn、Ni、Au、Ag或其他合适的材料，并且可以采用电镀、物理汽相沉积(PVD)或任何其他合适的工艺进行沉积。举例来说，金属层
106用于电互连件或电接触件。
106用于电互连件或电接触件。
[0032] 钝化层107包括底部介电层108、掺杂介电层110和顶部介电层112。举例来说，底部介电层108包含氧化物(SiO2)。在一些实施例中，底部介电层108是未掺杂的。在一些实施例中，底部介电层108的厚度在 至 的范围内，并且可以采用例如化学汽相沉积(CVD)沉积。
[0033] 在一些实施例中，掺杂介电层110包含具有3％-8％掺杂物(重量百分率)(诸如磷和/或硼)的氧化物(SiO2)。在一个实例中，添加4％-8％的磷和3％-5％的硼(重量百分率)。在一些其他实施例中，可以使用其他掺杂物代替磷或硼。在一些实施例中，掺杂介电层110的厚度在 至 的范围内。举例来说，可以采用次大气压化学汽相沉
积(SACVD)用TEOS(原硅酸四乙酯)来沉积掺杂介电层110。在一些应用中，采用甚至更高的掺杂可能对HTRB应力测试结果产生不利的影响。
积(SACVD)用TEOS(原硅酸四乙酯)来沉积掺杂介电层110。在一些应用中，采用甚至更高的掺杂可能对HTRB应力测试结果产生不利的影响。
[0034] 举例来说，顶部介电层112包含氮化硅(例如，Si3N4)或聚酰亚胺。在一些实施例中，顶部介电层112是未掺杂的。在一些实施例中，为了在PCT下具有良好的耐水性性能，对顶部介电层112进行选择。在一些实施例中，顶部介电层112的厚度为 至之间，并且可以采用例如化学汽相沉积(CVD)用硅烷来沉积。对于不同的器件和用途，可以改变底部介电层108、掺杂介电层110和顶部介电层112的厚度。
[0035] 如图1所示，虽然底部介电层108、掺杂介电层110和顶部介电层112邻近下一层直接形成，但是在一些其他实施例中，在这三个介电层之间可以具有一个或多个中介层。
[0037] 钝化层107改善HTRB和PCT测试条件下的器件电场分布和性能。顶部介电层112(例如，Si3N4)保护在衬底102上形成的集成电路免受水的侵害。掺杂介电层110，例如掺杂有磷和/或硼的氧化物(SiO2)(例如，用PTEOS或BPTEOS沉积)，为从模塑料层114移动的移动离子(mobileion)提供路径。移动离子沿着掺杂介电层110相对均匀分布，其阻止移动离子的局部集中。这阻止移动离子在诸如漏极点(drain site)和源极点(source site)的器件位置聚集，这种聚集可能建立局部电场并且破坏集成电路功能。
[0038] 对于采用图1中的钝化层107的一些示例性集成电路，在受压力168小时之后，处于HTRB测试下的BV增加了约50V，从约850V增至约900V。相比之下，没有采用图1中的钝化层107的常规集成电路在相同的测试条件下示出BV从约850V降至约700V。采用钝化层107的集成电路在PCT下96小时之后，还显示良好的性能。
[0039] 图2是根据一些实施例的用于形成图1中的集成电路100中的钝化方案的方法的流程图。在步骤202中，在衬底102上方形成用于钝化的底部介电层108，例如氧化物(SiO2)。在一些实施例中，底部介电层108是未掺杂的。底部介电层108的厚度在
至 的范围内，并且可以采用例如化学汽相沉积(CVD)沉积。
至 的范围内，并且可以采用例如化学汽相沉积(CVD)沉积。
[0040] 在步骤204中，在底部介电层108上方形成掺杂介电层110，例如磷和/或硼掺杂的氧化物(SiO2)。在一些实施例中，掺杂介电层110包含具有3％-8％的诸如磷和/或硼的掺杂物的氧化物(SiO2)。在其他实施例中，可以使用其他掺杂物代替磷或硼。在一些实施例中，掺杂介电层110的厚度在 至 的范围内。举例来说，可以采用次大气压化学汽相沉积(SACVD)用TEOS来沉积掺杂介电层110。
[0041] 在步骤206中，在掺杂介电层110上方形成顶部介电层112，例如，氮化硅(例如，Si3N4)或聚酰亚胺。在一些实施例中，顶部介电层112是未掺杂的。在一些实施例中，为了在PCT下具有良好的耐水性性能，对顶部介电层112进行选择。在一些实施例中，顶部介电层112的厚度在 至 的范围内，并且可以采用例如化学汽相沉积(CVD)用硅烷进行沉积。对于不同器件和用途，可以改变底部介电层108、掺杂介电层110和顶部介电层
112的厚度。
112的厚度。
[0042] 根据一些实施例，一种集成电路包括衬底和钝化层。钝化层包括在衬底上方形成的用于钝化的底部介电层、在底部介电层上方形成的用于钝化的掺杂介电层、和在掺杂介电层上方形成的用于钝化的顶部介电层。
[0043] 根据一些实施例，一种方法包括在衬底上方形成用于钝化的底部介电层。在底部介电层上方形成用于钝化的掺杂介电层。在掺杂介电层上方形成用于钝化的顶部介电层。
[0044] 尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。例如，本领域的技术人员将很容易理解本文中描述的许多部件、功能、工艺和材料可以发生改变并且仍保留在本发明的范围内。此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。
[0045] 以上方法实施例示出了示例性步骤，但是不需要一定按照所示顺序实施。在本发明的精神和范围内，可以适当地增加，替换，改变顺序和/或删除步骤。在阅读本公开之后，合并不同权利要求和/或不同实施例的实施例在本发明的范围内并且对本领域中的技术人员来说是显而易见的。
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