一种多通道时钟同步方法及系统
专利汇可以提供一种多通道时钟同步方法及系统专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种多通道时钟同步方法和系统，本发明的方法主要是利用 相位 校准原理，相位校准模 块 以接收到的主设备 采样 时钟和从设备驱动模块输出的一路采样时钟作为相位校准自动控制输入 信号 ，对主设备的参考时钟进行相位调整，实现了主从设备采样时钟精确同步；本发明的多通道时钟同步系统包括主设备和至少一从设备，本系统还提供了一DSP+FPGA模块用于产生主动同步 控制信号 ，和一控 制模 式选择模块用于实现了主动和自动控制模式选择。本发明可以实现多通道时钟精确同步，而且时钟系统在自动同步失效时，可以由操作者主动调整主从设备的 相位差 ，达到主从设备再次同步的目的。，下面是一种多通道时钟同步方法及系统专利的具体信息内容。
1.一种多通道时钟同步方法，其步骤为：
1)主设备中的时钟发生模块产生参考时钟，送入到时钟驱动模块，由时钟驱动模块驱动 输出多路采样时钟，所述参考时钟和一路所述采样时钟由信号总线传至从设备；
2)从设备的相位校准模块以接收到的主设备参考时钟作为其参考时钟，进行相位调整后 送入从设备的时钟驱动模块，由时钟驱动模块驱动输出多路采样时钟，其中一路发送至相位 校准模块；
3)相位校准模块以接收到的主设备采样时钟为相位校准自动控制输入信号A1，接收到的 从设备驱动模块输出的一路采样时钟作为相位校准自动控制输入信号B1；
4)相位校准模块根据控制输入信号A1和控制输入信号B1对主设备的参考时钟进行相位 调整，直至实现控制输入信号A1和控制输入信号B1的精确同步。
2.如权利要求1所述的多通道时钟同步方法，其特征在于所述相位调整为相位校准模块控制 输入信号B1的每个上升沿，检测控制输入信号A1的电平，如果所述控制输入信号A1的信 号电平为高，参考时钟的相位将会被延迟单位时间，而如果为低，参考时钟的相位将会被超 前单位时间。
3.如权利要求2所述的多通道时钟同步方法，其特征在于所述延迟与超前操作均由所述相位 校准模块中的相位补偿器完成。
4.如权利要求1所述的多通道时钟同步方法，其特征在于在从设备中产生主动控制输入信号 A2和主动控制输入信号B2，通过同步模式选择模块选择主动控制输入信号或自动控制输入 信号作为相位校准模块的控制输入信号。
5.如权利要求1所述的多通道时钟同步方法，其特征在于自动控制输入信号A1到相位校准 模块的传输路径与自动控制输入信号B1到相位校准模块的传输路径等长。
6.一种多通道时钟同步系统，其包括主设备和至少一个从设备，主设备与从设备之间通过信 号总线相连，其特征在于所述主设备包括一时钟发生模块，产生参考时钟；一与时钟发生模 块相连的时钟驱动模块，接收参考时钟，驱动输出多路采样时钟；所述从设备包括一相位校 准模块，接收主设备的参考时钟并进行相位调整；一时钟驱动模块，接收相位校准模块的输 出，驱动产生多路采样时钟；相位校准模块接收主设备的一路采样时钟和从设备的一路采样 时钟作为相位调整自动控制信号。
7.如权利要求6所述的多通道时钟同步系统，其特征在于还包括一主动控制信号产生模块， 产生两路主动控制信号；一同步模式选择模块，选择自动控制信号或主动控制信号作为相位 调整模块的控制信号。
8.如权利要求6所述的多通道时钟同步系统，其特征在于相位校准模块包括锁相环、鉴相器、 相位补偿器。
9.如权利要求7所述的多通道时钟同步系统，其特征在于所述主动控制信号产生模块为一 DSP+FPGA模块。
10.如权利要求6所述的多通道时钟同步系统，其特征在于主设备的采样时钟到相位校准模 块的传输路径与从设备的采样时钟到相位校准模块的传输路径等长。
技术领域
本发明主要应用多通道信号/数据发生与采集领域，它是一种能够有效保障多通道数据/ 信号发生与采集系统同步工作的方法和系统。
背景技术
时钟同步技术在多通道信号/数据发生与采集系统中有着重要的作用，随着电子系统的高 度集成化和电子系统工作频率的提高，传统的测试测量仪器在构建测试系统时往往受制于通 道数量的限制，多通道的激励源和多通道的响应在构建复杂测试系统时需要精确的定时同步 技术来保证测试系统的测量精度。
多通道时钟同步系统在构建时一般有采样时钟、参考时钟和主从设备等几个关键的构成 要素。采样时钟(Sample Clock)是控制分别由数字化仪和信号发生器上的ADC和DAC执 行的模拟/数字及数字/模拟转换定时的信号。另外，采样时钟也是控制数字码形发生器/分析 仪采集或产生数字波形的速率的信号。在大多数情况下，采样时钟是一个周期性信号，由设 备上的晶体振荡器产生。晶体振荡器技术包括压控晶体振荡器(VCXO)、温控晶体振荡器 (TCXO)，以及恒温控制晶体振荡器(OCXO)。参考时钟(Reference Clock)：许多仪器包含锁相 环(PLL，Phase Locked Loop)，PLL可以将其输出频率锁定为输入的参考时钟。尽管许多仪 器提供多种允许频率作为参考时钟，但常用频率为10MHz。PLL的输出一般为采样时钟。PLL 使得采样时钟频率可以锁定为参考时钟频率。因此，采样时钟的绝对频率精度将等同于参考 时钟的频率精度。主设备与从设备(Master&Slave Devices)：在开发同步测量系统时，一般指 定一个设备作为主设备，一个或多个其他设备作为从设备。主设备是产生用来控制系统中所 有测量设备的一个或多个信号的设备，从设备接收来自于主设备的控制信号。
国外著名仪器公司NI于2004年发表了一项称为T-CLK同步技术(“National Instruments T-Clock Technology for Timing and Synchronization of Modular Instruments”，Lokesh Duraiappah and Chris Bartz)，其特点是依耐其专有的RSTI技术基础，实现多个PXI或PCI总线模块或系统 的同步控制，对系统要求是PXI或PCI总线，实现方法上，采用时间戳概念，对多个系统统一 发出同步指令脉冲，各系统记录各自时间戳，以便数据处理实现同步。现有的技术在硬件方 面多基于图3所示的硬件电路，即在一标准锁相环中的环路滤波器输入端馈入反映相位补偿的 模拟信号，以调整锁相环之输出时钟相位，其由数模转换器完成，但相位调整数据需其他控 制器给出，适合于主动的相位调整，需要标定设备。本发明不针对特定的总线要求，主要由 硬件装置实现同步。
发明内容
一种多通道时钟同步方法，其步骤为：
1)主设备中的时钟发生模块产生参考时钟，送入到时钟驱动模块，由时钟驱动模块驱动 输出多路采样时钟，所述参考时钟和一路所述采样时钟由信号总线传至从设备；
2)从设备的相位校准模块以接收到的主设备参考时钟作为其参考时钟，进行相位调整后 送入从设备的时钟驱动模块，由时钟驱动模块驱动输出多路采样时钟，其中一路发送至相位 校准模块；
3)相位校准模块以接收到的主设备采样时钟为相位校准自动控制输入信号A1，接收到 的从设备驱动模块输出的一路采样时钟作为相位校准自动控制输入信号B1；
4)相位校准模块根据控制输入信号A1和控制输入信号B1对主设备的参考时钟进行相 位调整，直至实现控制输入信号A1和控制输入信号B1的精确同步。
所述相位调整为相位校准模块控制输入信号B1的每个上升沿，检测控制输入信号A1的 电平，如果所述控制输入信号A1的信号电平为高，参考时钟的相位将会被延迟单位时间， 而如果为低，参考时钟的相位将会被超前单位时间。
所述延迟与超前操作均由所述相位校准模块中的相位补偿器完成。
在从设备中产生主动控制输入信号A2和主动控制输入信号B2，通过同步模式选择模块 选择主动控制输入信号或自动控制输入信号作为相位校准模块的控制输入信号。
所述自动控制输入信号A1到相位校准模块的传输路径与所述自动控制输入信号B1到相 位校准模块的传输路径等长。
一种多通道时钟同步系统，其包括主设备和至少一个从设备，主设备与从设备之间通过 信号总线相连，其特征在于所述主设备包括一时钟发生模块，产生参考时钟；一与时钟发生 模块相连的时钟驱动模块，接收参考时钟，驱动输出多路采样时钟；所述从设备包括一相位 校准模块，接收主设备的参考时钟并进行相位调整；一时钟驱动模块，接收相位校准模块的 输出，驱动产生多路采样时钟；相位校准模块接收主设备的一路采样时钟和从设备的一路采 样时钟作为相位调整自动控制信号。
所述系统还包括一主动控制信号产生模块，产生两路主动控制信号；一同步模式选择模 块，选择自动控制信号或主动控制信号作为相位调整模块的控制信号。
所述相位校准模块包括锁相环、比较器、相位补偿器。
所述主动控制信号产生模块为一DSP+FPGA模块。
主设备的采样时钟到相位校准模块的传输路径与从设备的采样时钟到相位校准模块的传 输路径等长。
有益效果：本发明利用相位校准原理，通过信号总线(ESBus)传送主设备的参考时钟和 相位控制信号，实现了主从设备之间时钟精确同步。除了利用主从设备自身的时钟信号为同 步控制信号之外，还提供了一种由DSP+FPGA控制的主动同步调整方案。
附图说明
图1是本发明的整体原理框图
图2是相位校准模块的原理框图
图3现有技术时钟同步原理框图
具体实施方式
下面详细说明多通道时钟同步的信号处理方法：
1)主设备中时钟产生模块主要由频率合成器如DDS和锁相环(PLL)组成，负责产 生主设备和从设备的参考时钟信号R。时钟驱动模块将参考时钟R驱动输出时钟 E1及E2，其中E1作为后继主设备系统采样时钟。
2)主设备产生的参考时钟R和系统时钟E2通过ESBus送到从设备，分别作为从设 备的相位校准模块的参考时钟R和相位校准控制信号A1。
3)参考时钟R经由从设备的相位校准模块调整相位后，送到从设备的时钟驱动模块， 时钟驱动模块输出的其中一个信号E4，作为相位校准模块的相位控制信号B1反 馈至同步模式选择模块，E3作为后继从设备系统采样时钟。
4)相位校准控制信号A1和从设备时钟输出反馈信号B1组成一组相位控制信号，称 之为自动同步控制信号。DSP+FPGA产生另外的一组相位校准控制信号A2和B2， 称之为主动同步控制信号。
5)用户可以通过同步模式选择模块自主选择同步模式，在主动同步控制时，对进入 相位校准模块的参考时钟进行需要的相位调整，输出到从设备的时钟驱动器模块， 最终使主从设备时钟驱动器输出的时钟相位精确同步。
6)主设备中时钟传输路径L1、L2、L3，从设备中时钟传输路径L4，均为50欧姆特 征阻抗，其中L1与L4做等长设计，以消除自动同步模式时固定残余相差。
如图1所示为本发明的一种多通道时钟同步系统，其包括主设备和一个从设备，主设备 与从设备之间通过信号总线相连，主设备包括一时钟发生模块，产生参考时钟；一与时钟发 生模块相连的时钟驱动模块，接收参考时钟，驱动输出多路采样时钟；从设备包括一相位校 准模块，接收主设备的参考时钟并进行相位调整；一时钟驱动模块，接收相位校准模块的输 出，驱动产生多路采样时钟；相位校准模块接收主设备的一路采样时钟和从设备的一路采样 时钟作为相位调整自动控制信号。系统还包括一DSP+FPGA模块，用于产生两路主动控制 信号；一同步模式选择模块，选择自动控制信号或主动控制信号作为相位调整模块的控制信 号。相位校准模块包括锁相环、比较器、相位补偿器。主设备的采样时钟到相位校准模块的 传输路径与从设备的采样时钟到相位校准模块的传输路径等长L1与L4。
时钟产生和驱动模块一般根据用户信号/数据产生与采集系统时钟的技术要求，选择合适 的时钟合成方法，目前可供选择的频率合成方法主要有数字直接合成法和锁相环法，数字直 接合成产生的时钟信号杂散高，但时钟的分辨率较高；锁相环法可以实现很宽的频率范围输 出，但时钟的分辨率不足，可以根据设计所需要的时钟频率范围和时钟频率精度选择相应的 实现技术。时钟驱动电路一般由高速时钟驱动IC实现，主从设备的驱动IC可不一致。
相位校准模块的原理框图如图2所示。虚线框内的部分为相位校准模块的核心组成部分， 其他部分为相位校准模块的辅助功能部分。其工作流程为，外部参考时钟首先进入锁相环电 路，锁相倍频数可自定。锁相调整后的时钟被送入相位补偿器，根据外部控制信号A和B的 相位关系，相位补偿器对参考时钟相位做相应的延迟或超前调整。具体过程如下：在B的每 个上升沿检测A信号的电平，如果A信号电平为高，参考时钟的相位将会被延迟单位时间， 而如果A信号电平为低，参考时钟的相位将会被超前单位时间，然后送出。参考时钟按照A 和B的相位差异反复被调整，直到A和B趋近同步。相位延迟与超前是由一个相位补偿器完 成，图中参考电平需根据本技术应用现场的接口电平要求而定。现有同步技术一般没有与本 发明类似的超前/延迟判决环节，或相位补偿环节置于锁相环内，与本发明有较大差异，其同 步结果结合模块化仪器结构效果较好，如NI的T-CLK技术。
本发明还提供了一种由DSP+FPGA控制的主动同步调整方案，当应用现场中从设备时钟 驱动模块不能提供有效的反馈信号B，如器件驱动输出通道不足，或无法提供L1等长的L4 布局等，另外，某些应用需要多模块驱动时钟之间存在特定的相位差。此时，选择主动控制 模式，多模块输出时钟之相位差应借助外部测试设备测试获得，依据外部设备测试的相位差， 操作主动控制信号产生模块产生主动控制输入信号A2及B2，输出时钟的相位调整关系仍同 上述，即设置A2电平及B2上升沿的对应关系，相位调整模块对主设备参考时钟的相位延迟 或超前后输出驱动，从而主动调整主从设备的相位差，达到主从设备再次同步的目的，调整 的相位由外部设备测试或经由再设计的功能电路测试获得。在相位调整过程中，主设备不被 操作，从设备主动控制模块依据输出时钟相位差的判断对主设备参考时钟调整。
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