镶嵌工艺(damascene process)已经广泛用来制作半导体元件的内连线，其 工艺包括在金属间介电层(IMD)中形成内连线沟槽与介层窗，然后在其中填 入导电材料如铜或铝。近年来由于元件尺寸持续缩小，内连线之间的阻容延 迟(RC delay)也日益严重。为了降低阻容延迟，目前已大多使用铜来取代传统 的铝，以降低内连线的电阻。另一方面，传统的介电材料也被低介电常数材 料取代以进一步降低阻容延迟。一般而言，低介电常数材料是指介电常数小 于约3.9的材料，其中3.9大约是传统介电材料(如氧化硅)的介电常数的下限 值。
在镶嵌工艺中，先将低介电常数层沉积在蚀刻停止层上，然后沉积覆盖 层在低介电常数层上。接着，形成图案化光致抗蚀剂定义出介层窗及/或内连 线沟槽的区域，然后对覆盖层与低介电常数层进行蚀刻。蚀刻完毕后，将上 述光致抗蚀剂去除。
然而，上述蚀刻或去除光致抗蚀剂层的步骤可能会伤害介层窗及/或内连 线沟槽的侧壁，而使低介电常数层的介电常数升高到接近传统的介电层(如氧 化硅)，造成阻容延迟的增加。为解决上述问题，公知技术是用额外的工艺步 骤修复受损部分以回复原本的低介电常数，但此方法的效果有限。

鉴于上述现有技术的不足，提出本发明。
本发明提供一种半导体集成电路的制造方法，包括下列步骤：形成低介 电常数层于半导体基底上；形成介电覆盖层于该低介电常数层上；以等离子 体蚀刻进行第一蚀刻程序，形成第一开口于该介电覆盖层且形成第二开口于 该低介电常数层中，其中该第一开口与该第二开口的宽度大抵等于第一尺 寸；以等离子体蚀刻或非等离子体蚀刻进行第二蚀刻程序，蚀刻该第二开口 的侧壁，使得该第二开口的宽度大于该第一尺寸。
如上所述的半导体集成电路的制造方法，其中在进行该第一蚀刻程序之 前还包括：形成图案化光致抗蚀剂层于该介电覆盖层上，该图案化光致抗蚀 剂包括第三开口，其宽度大抵等于该第一尺寸；其中该第一蚀刻程序经由该 第三开口蚀刻出该第一开口与该第二开口。
如上所述的半导体集成电路的制造方法，其中该介电覆盖层的介电常数 大于约2.8。
如上所述的半导体集成电路的制造方法，其中该低介电常数层的介电常 数小于约2.5。
如上所述的半导体集成电路的制造方法，其中以湿蚀刻方式蚀刻该第二 开口的侧壁。
如上所述的半导体集成电路的制造方法，其中以干蚀刻方式蚀刻该第二 开口的侧壁。
如上所述的半导体集成电路的制造方法，其中以氢氟酸溶液蚀刻该第二 开口的侧壁。
如上所述的半导体集成电路的制造方法，其中该第二蚀刻程序在该第二 开口的顶部边缘留下残余部分。
如上所述的半导体集成电路的制造方法，还包括：在该第二开口中形成 阻挡层；在该阻挡层上形成导电金属填入该第二开口与该第一开口中；以及
研磨该导电金属至少直到露出该介电覆盖层。
本发明还提供一种半导体集成电路，包括：低介电常数层，位于半导体 基底上；导体，埋设于该低介电常数层中；该导体具有至少一个弧形或钝状 的边缘部分。
本发明还提供一种半导体集成电路，包括：低介电常数层，位于半导体 基底上；介电覆盖层，位于该低介电常数层上；导体，具有埋设于该低介电 常数层中的第一部分与埋设于该介电覆盖层中的第二部分；该导体具有至少 一个边缘部分为弧形或钝状，该边缘部分位于第一部分与第二部分的交界 处。
如上所述的半导体集成电路，其中该第二部分的宽度小于该第一部分的 宽度而形成颈部区。
如上所述的半导体集成电路，其中该导体具有弧形或钝状的底部边缘。
如上所述的半导体集成电路，其中该介电覆盖层的介电常数大于约2.8。
如上所述的半导体集成电路，其中该低介电常数层的介电常数小于约 2.5。
本发明能够以维持材料的低介电常数的方式来形成内连线结构。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举 出优选实施例，并配合所附附图，作详细说明如下。

图1A至图1F为一系列剖面图，用以说明本发明实施例在低介电常数层 中形成内连线结构的流程。
图2A至图2D显示图1C至图1F的详细制作流程。
图3A至图3B显示以本发明的制造工艺所形成的一种多层内连线结构。
图4A至图4B显示以本发明工艺所形成的另一种多层内连线结构。
图5A与图5B显示以本发明工艺所形成的又一种多层内连线结构。
其中，附图标记说明如下：
100～蚀刻停止层            102～低介电常数层
104～覆盖层                106～图案化光致抗蚀剂层
108～开口                  110～蚀刻步骤
112～沟槽                  114～受损的部分
115～蚀刻步骤              116～导电金属
117～沉积工艺              118～籽晶层与阻挡层
120～化学机械研磨          200～受损部分残留物
201～颈部区                203～弧形或钝状顶部边缘
300～集成电路的一部分      302～第一金属内连线
304～第二金属内连线        305～蚀刻停止层
306～沟槽                  307～低介电常数层
308～沟槽                    309～弧形或钝状顶部边缘
310～沟槽                    312～介层窗
313～弧形或钝状顶部边缘      314～低介电常数层
316～籽晶层与阻挡层          320～集成电路的一部分
322～覆盖层                  324～颈部区
400～集成电路的一部分        402～第一金属内连线
404～第二金属内连线          406～蚀刻停止层
408～沟槽                    409～低介电常数层
410～蚀刻停止层              412～下层
414～上层                    416～沟槽
418～沟槽                    420～介层窗
421～弧形或钝状顶部边缘      422～籽晶层与阻挡层
423～弧形或钝状底部边缘      430～集成电路的一部分
432～弧形或钝状顶部边缘      500～集成电路的一部分
502～第一金属内连线          504～第二金属内连线
506～第三金属内连线          508～蚀刻停止层
510～蚀刻停止层              512～沟槽
514～低介电常数层            516～介层窗
518～低介电常数层            520～沟槽
522～沟槽                    524～低介电常数层
526～阻挡层与籽晶层          530～集成电路的一部分
532～颈部区

以下说明本发明实施例的内连线结构与其制作方法，此处的内连线结构 可以是形成在元件上方(如金属氧化物半导体晶体管)，内层介电层(ILD)中的 内连线，或者是形成在金属间介电层(IMD)中的内连线。本发明的方法可用 在单镶嵌工艺、双镶嵌工艺或是其它用来形成金属内连线的工艺，且特别适 合用在低介电常数层中形成内连线。此处所称的低介电常数层是指介电常数 小于传统氧化硅(约3.9)的介电材料，其中也包含介电常数低于3.0甚至2.5 的超低介电常数材料。
如以上所述，在低介电常数层中形成内连线结构会对材料造成伤害而导 致介电常数上升。在以下的实施例中，本发明将以维持材料的低介电常数的 方式来形成内连线结构。
图1A至图1F为一系列剖面图，用以说明本发明实施例在低介电常数层 中形成内连线结构的流程。请参照图1A，蚀刻停止层100底下可包含各种 集成电路元件或金属内连线，为简化附图在此省略。蚀刻停止层100用来阻 挡后续的蚀刻程序，其材料通常包括氮化硅、碳化硅(silicon carbide)。以氮 化硅为例，可使用化学气相沉积法(CVD，chemical vapor deposition)形成，厚 度约50-500。
在蚀刻停止层100上形成低介电常数层102。低介电常数层102可依实 际需求选择适当的材料，例如氟硅玻璃(介电常数约3.5)与陶氏化学公司 (Dow Chemical Company)的SiLKTM(介电常数约2.7)。其它适用的低介电 常数材料还包括多孔膜、有机低介电常数材料、无机低介电常数材料、含碳 材料等。低介电常数层102的厚度可从2000-7000不等，视集成电路的关 键尺寸(CD，critical dimension)与材料的特性而定。例如，当关键尺寸为90nm 时，低介电常数层102的厚度小于约7000；当关键尺寸分别为80nm、65nm、 45nm、32mn时，低介电常数层102的厚度分别小于约6000、4000、3500、 2500。
低介电常数层102的形成方法取决于其材质的类型，例如可以是CVD 法或旋转涂布法。
在低介电常数层102形成覆盖层104。覆盖层104为介电材料，例如氧 化硅、氮化硅、氮氧化硅、或其它氮氧化物。此外，覆盖层104可为含碳材 料，例如碳化硅。覆盖层104可以是硬掩模层与有机或无机抗反射层所组成 的复合层。其中，硬掩模层的蚀刻速率低于低介电常数层102，其材质例如 是氮氧化硅、四乙氧基硅烷(TEOS)、碳化硅等。
当关键尺寸在90nm以下时，覆盖层104的厚度优选小于约600。当覆 盖层104是用来避免低介电材料层102受到后续工艺伤害时，覆盖层104的 介电常数最好大于约2.8。
请参照图1B，在覆盖层104上形成图案化光致抗蚀剂层106。该光致抗 蚀剂层106经过光刻工艺后形成开口108，该开口对应于在低介电常数层102 中所欲形成的沟槽图案。
请参照图1C，进行蚀刻步骤110，穿过覆盖层104在低介电常数层102 中形成沟槽112。蚀刻步骤110可利用干蚀刻方式进行，例如氧等离子体蚀 刻。之后，将图案化光致抗蚀剂层106去除。
蚀刻步骤110可能损害到沟槽112所露出的低介电常数层102表面，使 其介电常数升高。此外，当使用氧等离子体去除光致抗蚀剂层106时，也会 损害到低介电常数层102露出的表面。低介电常数层102受损的部分在图1C 中以符号114表示。请参照图1D，以蚀刻步骤115去除低介电常数层102 受损的部分114。在实施例中，可使用湿蚀刻方式，例如利用氢氟酸(HF)溶 液可去除大部分低介电常数材料的受损部分114。在另一实施例中，可使用 等离子体蚀刻来去除受损部分114。去除受损部分114的蚀刻方式最好依照 低介电常数层102的材料种类作适当选择。例如，当低介电常数层102为氧 化物时，可使用含氟的蚀刻工艺去除受损部分114。
请参照图1E，以沉积工艺117将导电金属116填入沟槽117并覆盖在覆 盖层104上。在实施例中，金属116为利用电镀法所形成的铜。在电镀铜之 前，先沉积籽晶层(seed layer)与阻挡层。适当的阻挡层材料包括氮化钛、氮 化钨，可用CVD沉积而成。籽晶层优选为铜，可用CVD或物理气相沉积法 (PVD，physical vapor deposition)形成。籽晶层与阻挡层在图1E中以符号118 表示。此外，也可以CVD沉积铜。除了铜以外，导电金属116亦可为其它 材料，例如：铜浓度大于10％的铜合金、铝、铝浓度大于50％的铝合金、金、 银等。其中，铝与铜合金可利用溅镀法形成，金与银可利用电镀法形成。
请参照图1F，利用化学机械研磨(CMP，chemical mechanical polishing)120 去除多余的导电金属116直到露出覆盖层104。覆盖层104可作为研磨停止 层以防止研磨程序120进入到低介电常数层102。
在图1A至图1F的程序中，沟槽112因为受损部分114被去除而扩大了。 为了维持集成电路的关键尺寸，最好一开始将沟槽的宽度做的比关键尺寸所 要求的窄，从而当受损部分去除后，沟槽的最终宽度仍可符合关键尺寸的要 求。当关键尺寸越来越小时，需使用具有高分辨能力的光刻技术来制作出比 关键尺寸要求窄的沟槽112，例如可使用双层光致抗蚀剂工艺，请参考美国 专利第6551938号，其方式是使用一层较薄的含硅顶层光致抗蚀剂与一层较 厚的底层光致抗蚀剂，其中较厚的底层光致抗蚀剂可将底下的结构平坦化。 美国专利第6720256号揭示另一种在镶嵌工艺中形成高分辨率光致抗蚀剂的 方法，可达到极小的关键尺寸。
以方便说明起见，图1A至图1F的实施例是以形成沟槽与沉积导电金属 为例进行说明。然而，由以下说明可知，本发明的方法可以广泛应用在集成 电路中各种内连线结构的制作。
图2A至图2D显示图1C至图1F的详细制作流程。图2A显示两个由蚀 刻所形成的沟槽112，其对应于图1C所示的工艺步骤。图2B为去除沟槽112 的受损部分114的详细图示。当使用等向性(isotropic)蚀刻去除受损部分114 时，在沟槽112的顶部边缘可能会留下受损部分的残留物200。本发明人发 现此残留物200会出现在不同材料间的交界处，例如102层与104层之间。 在附图中为方便说明起见，将残留物200相对于沟槽116宽度与深度的尺寸 夸大，但残留物200的实际尺寸会随着102层的介电材料、蚀刻沟槽112的 方式、以及去除受损部分114的方式等设计上的选择而有所不同。
在以下的实施例中，通过介电材料与蚀刻方式的选择以刻意留下受损部 分114的残留物200。形成的残留物200有利于内连线结构的改善，但应注 意的是，此部分的做法并非本发明的必要特征，因此在本发明中也可以不形 成残留物。
图2C显示当沟槽112填入导电金属116之后，进行化学机械研磨120， 相当于图1F的流程。为简化附图，此处未绘出118层。在图2C中，化学机 械研磨程序120磨掉部分的覆盖层104，留下部分的覆盖层104定义出导电 金属116位于沟槽112顶端的颈部区201，如此一来，相邻沟槽之间的导电 金属116具有较大的间隔。位于沟槽顶端的残留物200造成导电金属116具 有弧形(curve)或钝状(blunt)的顶部边缘203。残留物200可能具有如图2C所 示的平坦表面或曲面，因此导电金属116的顶部边缘不会呈单一直角，而是 具有弧形或是形成大于90度的平边角(如图2C所示)，或者是两者兼具。
顶部边缘203可降低位于边缘处的电场，减缓介电质击穿的时间相关性 (time dependent dielectric breakdown)。此外，覆盖层104的残留部分定义出 颈部区201，除了增加相邻沟槽的间距外，也增加了相邻区域的介电强度。
图2D显示图2C的一种替代结构，其中以化学机械研磨将覆盖层104 完全去除而露出介电层102。因此，图2D的结构不含有图2C的颈部区201。 然而，此结构中的顶部边缘203仍可降低电场强度，减缓时依性介电崩溃， 而且导电金属116的顶端因为残留物200的存在而逐渐变细，因此依然扩大 了相邻沟槽的间距。
此外，本发明人发现残留物200不会对介电层102的介电常数造成可观 的影响。
图3A与图3B显示以本发明工艺所形成的多层内连线结构。图3A显示 集成电路的一部分300，其包括第一金属内连线302与第二金属内连线304， 其中第一金属内连线302是以单镶嵌工艺形成，第二金属内连线304是以双 镶嵌工艺形成。第一金属内连线302与第二金属内连线304之间可设置蚀刻 停止层305。第一金属内连线302是形成在低介电常数层307中的沟槽306。 沟槽306可使用上述实施例的方法形成，因此沟槽306中的导电金属具有弧 形或钝状的顶部边缘309。此外，沟槽306中的导电金属亦具有弧形或钝状 的底部边缘311，这是由于蚀刻沟槽306时蚀刻停止层305的蚀刻速率低于 介电层307。
第二金属内连线304包含形成在低介电常数层314中的沟槽308、310(其 延伸垂直于图3A页面)以及介层窗312。导电金属填入沟槽308、310以及介 层窗312中以分别形成导线与接触插塞。沟槽308、310以及介层窗312是 以上述实施例的方法形成，因此沟槽308、310中的导电金属具有弧形或钝 状的顶部边缘313。此外，介层窗312中的导电金属亦具有弧形或钝状的底 部边缘312，这是由于蚀刻介层窗312时蚀刻停止层305的蚀刻速率低于介 电层314。如以上所述，通过介电材料与蚀刻方式的调整，本发明亦可选择 不在沟槽中形成弧形或钝状的边缘部分。此外，如图3A中所示，本发明可 视需要(optional)形成底部渐窄(tapered)的沟槽，此种沟槽可利用干蚀刻如等 离子体蚀刻形成。
图3A中316层代表籽晶层与阻挡层。籽晶层与阻挡层在沉积导电金属 (例如铜)之前先形成在沟槽308、310以及介层窗312中。
图3B显示集成电路的一部分320，其包括第一金属内连线302与第二 金属内连线304，其与图3A的差别在于经过化学机械研磨120后仍保留一 部分的覆盖层322。此覆盖层322分别在沟槽308、310的顶端定义出颈部区 324。
图4A与图4B显示以本发明工艺所形成的另一种多层内连线结构。图 4A显示集成电路的一部分400，其包括第一金属内连线402与第二金属内连 线404，其中第一金属内连线402是以单镶嵌工艺形成，第二金属内连线404 是以双镶嵌工艺形成。第一金属内连线402与第二金属内连线404之间可设 置蚀刻停止层406。第一金属内连线402是形成在低介电常数层409中的沟 槽408。沟槽408与图3A的沟槽306可以相同的方式形成，且具有同样的 特征。第二金属内连线404使用具有蚀刻停止层410的双镶嵌工艺形成，蚀 刻停止层410将第二金属内连线404的介电层分成414层与412层上下两部 分。上层414与下层412可同时由低介电常数材料构成，但可为不同材质。 例如下层412可为CVD法形成的介电层，而上层414可为旋转涂布法形成 的介电层。上层414具有沟槽416、418，其内填入导电金属以形成导线。下 层412具有介层窗420，其内填入导电金属以成介层插塞。422层代表籽晶 层与阻挡层，可视需要形成在沟槽416、418与介层窗420中。
沟槽416、418以及介层窗420是以上述实施例的方法形成，因此沟槽 416、418中的导电金属具有弧形或钝状的顶部边缘421。此外，介层窗420 中的导电金属亦具有弧形或钝状的底部边缘423，此乃由于蚀刻介层窗420 时蚀刻停止层406的蚀刻速率低于下层412。另外，由于蚀刻沟槽416时， 蚀刻停止层410的蚀刻速率低于上层414，因此沟槽416的底部逐渐变窄。 由于上层414在沟槽416底部的受损部分比顶端少，因此沟槽底部被去除的 受损材料也比顶端少。第二金属内连线404是使用具有蚀刻停止层410的双 镶嵌工艺形成，蚀刻停止层410在蚀刻沟槽416时可以用来控制蚀刻深度。
图4B显示集成电路的一部分430，其包括第一金属内连线402与第二 金属内连线404，其与图4B的差异在于介层窗420是以上述实施例的方法 形成，因此介层窗420顶端的导电金属具有圆化(rounded)的边缘432。另外， 沟槽418的蚀刻方式亦会决定弧形或钝状边缘432的形成与否。
图5A与图5B显示以本发明工艺所形成的又一种多层内连线结构。图 5A显示集成电路的一部分500，其包括第一金属内连线502、第二金属内连 线504、第三金属内连线506，分别都是以单镶嵌工艺形成。第一金属内连 线502与第二金属内连线504之间具有蚀刻停止层508、第二金属内连线504 与第三金属内连线506之间具有蚀刻停止层510。第一金属内连线502包括 低介电常数层514中的沟槽512，其中填有导电金属以形成导线。沟槽512 是以上述实施例的方法形成，因此具有与图3A沟槽306一样的特征。
第二金属内连线504包括低介电常数层518中的介层窗516，其中填有 导电金属以使介层插塞与沟槽512中的导线形成电连接。介层窗516不具有 弧形或钝状边缘，因为进行化学机械研磨时会将介层窗516顶端任何的弧形 或钝状边缘去除。
第三金属内连线506包括低介电常数层524中的沟槽520、522是以上 述实施例的方法形成，因此沟槽520、522中的导电金属具有弧形或钝状的 顶部边缘。此外，沟槽520、522中的导电金属具有渐窄的底部边缘，这是 由于蚀刻沟槽520、522时蚀刻停止层510的蚀刻速率低于介电层524。此外， 由于介电层524在沟槽520、522底部的受损部分比顶端少，因此沟槽底部 被去除的受损材料也比顶端少。沟槽520、522是以单镶嵌工艺形成，当沉 积特定的导电金属时(例如铜)，沟槽520、522中可形成阻挡层与籽晶层526。
沟槽520、522具有底部渐窄(tapered)的侧壁，如上所述，此种沟槽可利 用干蚀刻形成。
图5B显示集成电路的一部分530，其包括第一金属内连线502、第二金 属内连线504、第三金属内连线506，其与图5A的差别在于沟槽520、522 的底部具有颈部区532。此外，相较于图5A渐窄的侧壁，图5B的沟槽520、 522具有垂直的侧壁，此种垂直侧壁可在去除介电层524的受损部分时使用 干蚀刻形成。
虽然本发明已以多个优选实施例公开如上，然其并非用以限定本发明， 本领域技术人员在不脱离本发明的精神和范围内，当可作任意的变更与修 饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。