本发明涉及提供同步信号的电路，该同步信号相对于输入信号 (例如是恢复的时钟)而言具有确定的相位关系，本发明特别涉及提 供此类信号的信号处理电路。

在千兆比特(Gb)量级的光数据网中，有效的接收机必在小于 20ns的时间之内能达到比特(位)同步，保持同步达500ns，然后，在 某些应用中能在同样短的时间内再达到与另一个信号源的同步。对 于这类速率，远边缘的现在数字技术采用的取样并不是确保时钟精 确度的一种实际的途径。为此，现在需要时钟恢复电路。

美国专利5,237,290公布了一种时钟恢复电路，它应用匹配的 可变频率压控振荡器(VCO)。该专利公布内容在这里引作参考。

具体地说，该专利的图8示出锁相环时钟恢复电路依赖于多个 振荡器电路的物理和电特性的精确复制，使其有可能应用集成电路 生产技术。由于这些电路只是“间接调谐的”，所以电路的多振荡器 运行在某些不同的频率上。强调指出，当输入信号处在不间断的一 串“1”或“0”期间而没有电平转变时，各振荡器之间的这一频率差异 会造成频率漂移和恢复的时钟与输入的数据之间相位不一致。在输 入信号中长时间内不存在电平转变而且恢复的时钟有漂移时，当电 平转变重新出现时则恢复的时钟出现相位混乱，从而导致错误，这样 一直到各振荡器重新同步时才停止。

潜在错误的另一个来源是数据输入信号波形失真引起的。波形 失真的主要原因是传输媒体的电抗性和类似的寄生电抗效应，它们 使模拟数据信号的波形失真。由于数字化门限的不确定性。使检测 到的数字数据脉冲的有效宽度大为减小。

这种失真的数据信号还会在该专利的电路中引起其它问题。失 真的数据输入会导致脉冲宽度严重变窄的随后时钟信号失真。当这 类脉冲宽度变得过窄时，则不能可靠地应用在数据恢复电路中。

本发明能够产生一个同步信号，用以对输入数据信号取样并能 够克服先有技术中需要最小占空因数和输入数据流电平转变密度方 面的限制。本发明应用多个振荡信号，其中每个信号均调整到一个 参考的周期性的信号上。在任一时间，一个振荡信号与该同步信号 连接。根据一个选定的输入信号电平跳变，激发一个新的振荡信号， 其相位与输入数据脉冲对齐，并与该同步信号连接。

另一方面，振荡信号都不直接连接到输出端上，它们或是被抑止 工作，或是被再同步于一个参考时钟信号。这样，可产生出一个可靠、 耐失真的同步信号。此同步信号与输入信号有确定的相位关系，它 可用来取样和恢复在输入信号中接收到的数据比特。对于没有传送 数据时钟而须恢复其数字编码数据的那些系统来说，本发明是有用 的。尤其是，它十分适合应用于有抖动的传输数据的再生。

在本发明的一个实施例中，假定输入数据流由一些工作 (active)周期组成，在工作周期内传送有效数据，这里称之为“工作 数据”，它们被空闲(idle)周期所分隔开，在空闲周期内不传送有效数 据，至此称之为“间隙”。在此类间隙期间的时间内可用于使振荡信号 与参考信号实现频率同步，这是指与输入数据信号的精密频率同步。

要求振荡信号在等于或大于最大工作周期的一段时间内能足够 稳定地保持与输入数据信号频率严格地同步。要求间隙时间足够 长，以便借助于本领域公知的技术使振荡信号和参考信号同步。

在本实施例中，只需要两个振荡信号。在间隙期内，使两个振荡 信号均同步于参考信号的频率。在实效数据期内，交替地激发两个 振荡信号，并根据具有给定极性的输入信号中的一种电平转变而连 接到同步信号上。在这些工作周期内，依靠在上一次间隙期内确定 的偏置信号电平使这些振荡信号的频率保持住。

对于数据间隙是确定性地或统计性地指配的系统来说，这个实 施例是十分合适的。此类系统包括有同步交换设备，它能在每一时 隙基础上，总体上确定性地指配工作数据和间隙的能力。不同于需 要时间锁定间隙的同步交换设备，数据LAN系统能统计性地提供 一个数据流中的间隙的某个最小频率、分布和时间长度。这类系统给 出了代码或某种其它信号，能触发一个传输监测信号，它指明在何时 将发生此种统计性地指配的间隙，例如在数据首标码组上或数据结 束码组上。

对于卫星数据链路通信设备和中心局帧中继或ATM交换设备 之类有高可靠性要求的系统，需要根据一个周期性信号来应用数据 流中确定性地指配间隙，它能保证间隙的最小所需时间长度和频 率。在光缆网和交换机中应用的那类传输和接收数据帧时的突发方 式通信链路，能在每一帧内指配间隙，借此保证每帧基础上的正确同 步。

在另一个优选的实施例中，有两个振荡信号交替地提供到输出 端，而使第三个振荡信号在其锁相环控制下运行进入到再同步。提供 这一个附加的振荡信号，可做到总有一个振荡信号工作于再同步 方式。在给定的时间上将再同步的振荡信号进行再分配，以另外地 产生一个输出同步信号，而先前用来产生该同步信号的一个振荡信 号被重新指配用于再同步。这类重新指配对所有三个振荡信号是有 次序地实施的，使得每个振荡信号在相对于参考信号来说受到任何 显著漂移之前就能转入再同步状态。

这个优选的实施例不需要输入数据流中存在间隙便可产生一个 可靠地相位同步和频率调谐的同步输出信号。对于数据流中不存在 间隙或不能确定性地产生间隙的那些系统来说，这是有利的。这类 系统例如是应用诸如SONET或T3之类某些标准通信协议的系 统，或是间隙过量(overhead)不能被容忍的系统。

本优选实施例依赖于输入数据的正向跳变或负向跳变，而不是 同时依赖于两者；业已发现，这是因为输入数据信号占空因数缺乏对 称性是数据处理中差错的一个根源。应用这样一种门控式压控振荡 器(GVCO)，即它由输入信号中的一种特定变化进行相位同步，并且 频率同步于一个稳定的参考频率，便可提供一个稳定的再生时钟信 号，允许串行通信信号达到快速的比特(位)同步。

本发明能与数据流内小到仅一次跳变就达到同步，这就容许它 能应用于短脉冲(burst)方式或连续的“点对点”应用场合。本发明 不象在其它时钟恢复电路中那样，对于过取样它不需要较高速率的 时钟，从而允许在任何给定的技术中将电路设计到最大数据传输 率。本发明提供一种坚韧的(robust)时钟恢复电路，它对于由数据 信号恶化和漂移所产生的失真造成数据差错不敏感。

本发明的特性和优点将通过阅读下面对优选实施例的详细描述 并参照以下附图可以有较好的理解。

图1示出美国专利5,237,290中图8所示电路的一个门控式 压控振荡器(GVCO)时钟恢复电路框图；

图2A至2G示出没有门电路延时时图1中所示电路产生短小 (runt)时钟脉冲的定时图，它更清楚地示出各信号之间的因果关 系；

图3示出多GVCO时钟恢复装置的一个高级的电路方框图；

图4示出本发明的优选实施的双GVCO的时钟恢复电路方框 图；

图5是图4并联电路的方框图；

图6示出本发明的另一个优选实施例的三GVCO的时钟恢复 电路方框图。

在这些图中，相同的参考标号表明相同的元件。

在图1的时钟恢复电路10中，第一和第二GVCO11和12通过 上述专利图8上那样的反相器16的动作，互补地接收到与在输入端 14上出现的数据信号完全一致的数据信号14a。通过对信号14a的 负向跳变使第一个GVCO11触发启动；数据信号14a经反相器16 反转极性后的正向跳变使第二个GVCO12触发启动。第一和第二 GVCO11和12的频率由包括锁相环部件的有关控制电路20中第三 个匹配的GVCO18来调整，锁相环元件如同是连接到参考信号“f” 上的“鉴相器”。GVCO的各信号11a、12a经或非门17输出，作为同 步信号17a。

图1所示的先有技术时钟恢复电路10虽有其优点，但它不是抗 干扰的。因为GVCO11和12由数字“1”与“0”的数据电平之间的跳 变触发启动，当不间断的数字“1”或“0”的数据串发生时，各相应的触 发启动的GVCO的精确频率就成为至关重要的因素。被交替地触发 启动的GVCO11和12的频率并不根据它们自己的实际频率来调 整，而是根据控制电路GVCO18的频率进行调整。这个电路设计假 定GVCO11、12和18是相似的足以使它们由同一信号控制时它们 可在相互频差可忽略的情况下工作。然而，这三个GVCO并不完全 相同，若发生足够长的不间断的数字“1”或“0”的数据串，则所形成 的频差可能使GVCO漂移。当数据信号中再出现跳变时，这将在应 用恢复时钟的接收机中导致数据差错。

信号波形失真的问题对于先有技术中电路10尤为严重。例如在 图2A至2G中，具有相同时钟周期“t”的“对称”时钟信号S1和数字 数据信号S2在一个给定的网络中传输时会产生不对称的失真信 号“SA”。图2C还示出了门限电平“Th”，在这个电平上接触装置检 测输入信号的跳变，并用来产生数字化的输入信号SD。数字脉冲失 真的前沿和后沿导致在数字化输入信号SD中脉冲宽度“W”和信号 S2的原脉冲宽度“t”相比要窄得多。

将脉冲宽度减小成“W”的信号SD作为图1所示电路10中的 输入信号14时，则产生出信号11a和12a。或非门17使信号11a和 12a作或非逻辑运算，产生信号17a。所得到的信号17a存在的严重 问题是，信号17a的第一个正跳变之后的第一个时钟脉冲不是整个 时钟脉冲宽度“t/2”。该不完整的脉冲具有的脉冲宽度为“r”。

如果该不完整脉冲被认为具有50％占空比的时钟，则它的有效 时钟周期为“e”。这类不完整脉冲“r”的有效时钟周期“e”显著地短 于标称的数据时钟周期“t”。鉴此，接收机必须能比数据时钟的频率 工作得快，以维持与此类失真信号上显著缩短的脉冲宽度的有效频 率相同步。理论上，从数字化数据脉冲中产生的时钟脉冲具有的宽 度正好为数据实际时钟周期“t”的宽度之50％时，它将产生脉冲宽 度实际为零的输出时钟脉冲，那将是无限快速的有效频率。

图3示出根据本发明的多个GVCO的时钟恢复系统的一个高 水平的电路方框图。电路100接收数据输入以及由本地时钟发生器 102在本地产生的参考时钟。电路100的输出是一个同步信号，它与 输入数据间有确定的相位关系。依靠产生一个与输入数据在相位上 同步的同步信号，数据处理电路可以利用自电路100来的该同步输 出信号，以限定接收的输入数据信号中的数据比特。为了消除抖动， 数据处理电路还需要接收参考时钟信号，或者具有其自己的内部时 钟发生电路。

电路100由多个压控振荡器(VCO)110和111组成。可以有各 种实施例，每一种包含有两个或更多个振荡器电路。每个压控振荡 器包括一个输出启动电路，它受OUTPUT-EN信号控制可使该输 出有选择性地起作用或不起作用。每个压控振荡器响应VCO-EN 输入信号，有选择性地启动，进入运行或被门控，而且在每个振荡器 启动时与启动信号的相位是一致的。为此，这些方框中的振荡器称 为“门控压控振荡器(GVCO)”。每个振荡器电路还包括一个同步电 路，例如一个锁相环，它能使该振荡器达到频率同步于参考时钟输入 信号REF-CLK。当SYNC-EN信号存在时，则振荡器电路进入同 步状态。

控制电路101控制全部GVCO的所有启动信号。电路101控制 GVCO，使得当任何时间在输入信号中接收有效数据时，有一个GV- CO正在提供VCO-OUT信号，用它来产生该电路100的DATA -CLOCK输出信号。电路100还须切换正提供VCO-OUT信号的 GVCO正产生DATA-CLOCK以防止各GVCO发生漂移。

每当各GVCO被切换和响应输入信号的跳变而表明启动信号 存在和不存在时，所启动的GVCO与输入信号的相位是一致的。此 外，电路101必须容许每个GVCO经常与参考时钟信号频率同步， 以防止各GVCO的频率不致漂移到可容许的范围之外。

各GVCO的输出在电路120中组合成为一个数据输出时钟。电 路120利用由电路101产生的OUT-EN信号可以有选择性地不工 作。这是一种潜在需要，因为如果所有的GVCO都正处在再同步状 态，可以保证在DATA-CLOCK信号上不输出假同步或错同步信 号。

电路130可以是各种数据处理电路的一种。通常的电路实例包 括一个数据并行化电路、一个串行信道转发器、一个连续的周期性时 钟信号发生器(供不连续信号源使用)、等。电路130接收电路100来 的DATA-CKLOK输出信号，利用它来限定输入信号中的数据比 特。根据系统要求，电路130还须接收本地参考时钟信号。

本发明尤其是更适合于产生一个数据时钟，以从抖动的传输信 号中恢复数据。这可利用图5所示的去抖动的数据并行化电路来说 明。

在一种具体的实施例中，本发明对于必须从一个不连续的或突 发的时钟源中产生一个连续时钟的系统更为适用。本发明通过靠简 单地从输入信号中接收突发的时钟源来执行上述的功能，以使同步 输出信号产生连续的时钟。

图4示出本发明的第一个优选实施例的时钟恢复电路30。两个 GVCO31和32分别由双稳态触发器34的输出“Q＋”和“Q－”启动。 因GVCO31和32的输入端“E－”在本电路中均由触发器34的“Q ＋”和“Q－”输出启动，故它们只响应信号36a中的正向跳变。GV- CO31和32在双稳态触发器34的“Q＋”和“Q－”输出端上产生的信 号34a和34b的控制下交替地被那些正向跳变启动。

在本实施例中还提供一个极性选择器36。它受“POL—SEL”输 入的控制，它将信号14a或其反相信号16a连接到双稳态触发器34 上。在所传输信号的失真显著地不对称的情况下，将数据输入信号 14a的极性反转是有帮助的。特别是，将极性选择得以较短占空比 的脉冲的前沿触发启动GVCO时，电路性能可得到改善。

每个GVCO的频率分别由虚线框画出的锁相环(PLL)41和42 进行同步。每个PLL有一个鉴相器和一个取样保持滤波器，它们以 本领域公知的任一种合适的方式将信号41a和42a分别提供到GV- CO41和42的频率控制输入端“F”上。对每个鉴相器供给一个参考 频率信号“f”。该参考频率“f”是由一个本地信号源在“REF—CLK” 输入信号上提供的。

然而，当传输监测信号“SYNC—PERIOD”54a起作用且指明 输入信号14a中没有数据时，这里的参考频率“f”是通过与门45后 以45a和45b供给PLL41和42的。还有，两个GVCO31和32各 自的输出信号“Ag”和“Bg”分别通过与门46和47施加到PLL41和 42上；另外，使两个GVCO31和32响应控制信号54a通过或非门56 和57而被启动。

由锁相环PLL41和42各自产生给GVCO的VCO偏置控制信 号41a和42a保持在由PLL中各个取样保持电路的间隙结束之前 存在的电平上。这样，当输入信号14中没有数据时，“SYNC—PE- RIOD”输入信号能使GVCO由PLL41和42直接同步于参考频率 “f”上。

当各GVCO在再同步时，“SYNC—PERIOD”信号还可用来使 输出门52处的同步信号失去作用。

故障的避免：

先有技术中公知有一种典型的逻辑故障(hazard)，在本发明的 一个具体的优选实施例中存在。它起因在使GVCO31和32的或非 门启动的两个时钟脉冲之通过或非门52进行逻辑或非运算的情况 下，该电路中的定时会出现在GVCO响应输入信号14a正在切换 时，在输出端52a产生一个错误的非标准脉冲。根据这种技术在该 电路上增加一个或非门90，以避免这种逻辑故障。

然而，因GVCO31和32的信号Ag和Bg输出是受门控的，故 GVCO31和32的输出Ag和Bg不适合于作为对典型的“第三或非” 门90的输入。为了解决这个问题，按照本发明的这个特点，在启动信 号E—由信号A和B进行或非运算之前，在GVCO31和32内提供 用于不受门控振荡器输出的内部分支A、B。

数据并行：

钟恢复电路30工作响应数据输入比特，通过产生一个时钟脉 冲序列。当数据存在时，由输出逻辑这里的或非门52使同步信号 52a耦连到数据并行电路50的输入端“R”。因GVCO31和32与某 种极性的每个数据输入跳变有关的数据相位取得一致，故并行电路 50利用同步信号52a能消除输入数据中存在的抖动。一个输入比特 “d”与其相应产生的同步脉冲“c”相位一致。

由于同步信号电路带来信号延时，故脉冲“c”出现在输出信号 52a上之前，在信号14a上就会产生输入数据比特“d”。应用本领域 公知的技术，电路60可使数据跳变“d”延时，以使延时的数据比特 正好满足和电路50的建立和保持时间一致。这就如同由同步脉冲 “c”设定的时钟一样。此外，延时电路必须正确地补偿传输延时，以 使所得到的时钟脉冲精确地与产生它的数据输入信号中的跳变相 关。这在电路50中正确地消除抖动是需要的。利用这一技术，数据 信号60a和同步信号52a从外部观看时可能仍然显现出抖动；不过， 当彼此对照着观看时，它们的抖动是同步的，信号60a与52a之间的 相位关系能保持不变。

图5详细示出了将延时的输入信号60a处理成为8比特字的过 程。延时信号60a的8个顺序时钟周期由恢复的信号52a定时钟传 送到触发器64A至64H。起始字检测器65在触发器64A至64H中 找出一个匹配的起始字模式(pattern)，并产生一个“字对准检测信 号”脉冲65a。信号65a用来初始化时钟分频器66，使它在以信号 52a码率的八分之一码率开始产生时钟信号66a。信号66a直接地 与信号52a进行相位对准，并具有象信号66a那样相同的抖动量， 即便是因为时钟频率已被分频而使当时的抖动占有同步信号周期的 一个较小百分比。时钟信号66a用以将触发器64A至64H来的8比 特数据传输到保持寄存器67中。

应用本技术领域公知的技术，信号65a还能用于通过外部电路 用来确定一个接收突发数据的开始。

信号66a由时钟发生器电路69接收，时钟发生器电路69产生 出一个纯净的、没有抖动的时钟信号69a，它与信号66a频率同步， 但没有抖动。信号69a并不是自由运行的，而是受信号66a门控的， 使得由电路69关于信号69a产生的脉冲数目准确地等于电路69关 于信号66a接收到的脉冲数目。这个电路可采用一个门控锁相环或 者在本技术领域公知的其它电路。信号69a用来将保持寄存器67 的数据输出传输至输出寄存器68。寄存器68产生数据码字输出信 号W0至W7，并将信号50a称作一个组。信号69a还提供给外部电 路。由于信号69a和数据输出码字50a两者都与无抖动的信号69a 在频率和相位上同步，所以这两个信号也是没有抖动的。

信号54a表明何时输入信号14a中不存在有效数据。在此间隙 期间，同步信号电路正在完成再同步，并且没有同步信号从信号52a 中提供给电路50。当信号54a存在时，起始码字检测器65被初始 化。当有效数据出现在信号14a中，且信号54a不存在时，则起始码 字检测器65开始寻找下一个匹配的起始字结构。

因在输入数据中的间隙期间电路50的输出50a失去作用，并且 直到在输入数据流中找到一个新的起始字结构之前输出50a并不更 新，故电路50的输出只包含有效的工作数据。

利用多个GVCO：

图6示出本发明的另一个优选实施例70，图中三个GVCO31、 32、33提供同步信号。该实施例的工作原理类同于对图4所叙述的 原理，为此，图6是简化框图，它省略了两种实施例中共有的一些电 路框图的细节，而实现本电路的不同点。具体地说，图6中没有画出 图4中执行极性选择功能、故障避免和并行处理功能的电路。很明 显，本领域内的技术人员都知道，如何修改图6中的电路实施例以 包含图4中的附加电路，和/或如何修改图6中三个GVCO的实施 例成为使用四个或更多个GVCO的电路。

本实施例的用途是为在输入数据流中消除间隙的需求，该间隙 期间能使GVCO和参考时钟取得再同步。因两个GVCO必须在工作 的数据接收期间提供同步脉冲，故本实施例提供一个附加的GVCO， 借此使得在某两个GVCO提供同步信号期间可让另一个GVCO进 行再同步。各GVCO的门控输出Ag、Bg和Cg利用它们各自相应的 PLL41、42和43分别地进行调整。在电路80的控制下，通过各与门 74、76和78能启动每个GVCO的输出。每个GVCO的E—输入端由 逻辑电路81、82、83驱动。逻辑电路81、82、83从下面三种工作方式 中选择一种方式，为它们各自的GVCO提供GVCO的E—启动信 号：在所有时间内被启动；当信号34a为低电平时启动；当信号34b 为低电平时启动。电路80产生控制信号EN—POS和EN—NEG。 图6中，有三组控制信号分别标记为：控制电路81的是EN—POSa 和EN—NEGa，控制电路82的是EN—POSb和EN—NEGb，控制 电路83的是EN—POSc和EN—NEGc。供GVCO31、32和33用的 三个启动再同步信号分别标记为EN—SYNCa、EN—SYNCb和 EN—SYNCc。电路80产生用以控制每个PLL的触发启动再同步 信号EN—SYNC。当EN—SYNC信号为高电平时，各PLL在它 们相应的GVCO与周期性参考信号44a之间进行相位比较。当EN —SYNC周期性参考信号44a之间进行相位比较。当EN—SYNC 为低电平时，锁相环(PLL)不工作，该PLL的频率控制输出信号F 保持于EN—SYNC信号为高电平时输出信号F的上一次状态值。 应用本技术领域公知的方法和电路，当EN—SYNC信号的电平从 低变到高时，按上述原理对于将各PLL内部相位比较器进行初始化 是有利的，如此，可以消除GVCO输出与参考信号44a之间的初始 相位差。这电路可使全部同步信号期间用来调整GVCO的频率，而 不是用来再达到相位同步。信号34a和34b是触发器34的输出，它 们总是互补的。触发器34由输入信号14a设定时钟，它的作用是根 据信号14a的每一正跳变去交替地改变信号34a和34b的状态。在 电路70工作期间的任何时刻，控制电路80选择出称之为GVCO “X”和“Y”的一对GVCO，并通过对相应的两个GVCO设定其输出 启动控制信号OE为高电平，使它们的输出起作用。图6中，对应于 GVCO31、32和33，三个输出启动电路分别标记为OEa、OEb和 OEc。第三个GVCO可称为GVCO“Z”，由于其相应的输出启动控 制信号设定于低电平，故在电路80的控制下GVCO“Z”的输出不起 作用。与此同时，电路80为所有三个GVCO的E—输入端选取工作 模式。借助于使GVCO“Z”的EN—POS和EN—NEG信号两者设 定于低电平，将它置入“在所有时间内被启动”的状态。当信号34a 变为低电平时，电路80选择GVCO“X”被触发启动。该GVCO其 EN—POS信号置于高电平，其EN—NEG信号置于低电平。电路 80还为GVCO“Y”设定EN—POS信号低电平和EN—NEG信号高 电平，从而当信号34b变为低电平时，使GVCO“Y”被触发启动。电 路80还将与GVCO“Z”对应的EN—SYNC信号置于高电平，将另 外两个GVCO的EN—SYNC信号置于低电平。

由此得到的电路结构使得GVCO“Z”的相应PLL在调整其频 率与周期性参考信号44a相匹配时，容许GVCO“Z”可被连续地触 发启动。在这一段时间内，GVCO“Z”的输出不起作用，以防止它造 成任何的数据差错。

在输入信号14a的每个正跳变时信号34a和34b改变状态时， 另两个GVCO被交替地启动。它们的输出是起作用的，然后经或门 72的“或”逻辑运算后产生出恢复的时钟输出信号R。在输入信号 14a的每一个正跳变上，一对GVCO“X”和“Y”中的一个产生出同步 脉冲，它与输入数据信号的电平转变相位对准，并以靠近的频率同 步于周期性参考信号44a。此类同步脉冲连续产生，直至输入信号 14a中的下一个正跳变来到才中止。这时使一对所述GVCO中的另 一个GVCO被触发启动而产生周期性脉冲，并使先前已触发启动的 GVCO不起作用。

当输入信号中存在工作数据时，这对GVCO的作用与图4中两 4GVCO所完成的作用是相同的。在这些有效周期期间，有关的 GVCO信号的频率通过有关的GVCO被指配为GVCO“Z”单元时 的上一次期间所确定的偏置信号电平来保持，该GVCO“Z”单元此 时并非接至输出端，而能够和参考频率同步。

交替/再指配：

图6的实施例按照有规律的再指配哪两个GVCO为“X”和“ Y”对、哪一个GVCO为“Z”的方式工作。对于由控制电路80控制的 再指配，有两个要求必须得到满足：三个GVCO之中每一个必须能 被指配为GVCO“Z”，并且相对于周期性参考信号而言在其GVCO 漂移大于一个容许值之前要能做到再同步；在下一次再指配之前必 须给定该GVCO“Z”足够的时间进入同步。

先有技术公知的一个效果是，十分稳定的振荡器在它们漂移之 前能有一段长时间的运行；然而，同样的这些振荡器也需要一段长时 间来使之再同步。另一方面，稳定性差些的振荡器可被快速地再同 步，但它们在运行一段相对短的时间之后又会发生漂移。对振荡器选 取所需的稳定性及对应的再同步时间间隔是个一般性的工程优化 实践，它既依赖于电路技术也依赖于实际应用，而这是本领域的技术 人员所公知的。

最简单的再指配策略是周期性地轮转全部三个GVCO，依次地 指配每一个为GVCO“Z”。只要上面所述的要求能满足，另外的指配 方案例如伪随机方式也是可以应用的。采用三个以上GVCO的实施 例时，能引出更多的再指配方案。

图6的优选实施例电路80中，实行一种旋转方式的再指配，它 应用一个外部时钟参考信号44a来建立一个定时基准以用于再指 配。在电路80内部，该参考信号44a被分频，产生出一个等于再指 配频率的周期性再指配时钟信号。该时钟的周期应足够长，以使 GVCO能再同步周期性参考信号，又应足够短，以使每个GVCO在 漂移到容许值外之前能完成一次再同步循环。该再指配时钟每次从 低到高的电平转变时，在电路80内部一个再指配序列发生器开始工 作，它监测着连接于电路70中信号34b上的输入信号Q—的状态， 并且对信号44a中预定脉冲数目进行计数的超时计数器开始工作。 再指配序列发生器知道，哪两个GVCO执行“X”和“Y”功能，哪一个 GVCO执行“Z”功能。下一个要被再步的GVCO可称为目标GVCO。 电路80又知道，GVCO“X”和“Y”中哪一个是目标GVCO，它将变成 下一个GVCO“Z”。再指配序列发生器一直等待到目标GVCO被触 发启动为止，然后再等待表明使目标GVCO不起作用的信号34b中 的下一个电平转变。当信号34b电平转变时，再指配序列发生器将 目标GVCO的功能指配给GVCO“X”或“Y”，该GVCO现时便是 GVCO“Z”，再指配序列发生器将“Z”功能指配给该目标GVCO。在 此种再指配发生时，第三个GVCO还在提供着同步信号。当再指配 完成时，超时计数器被初始化，并且再指配序列发生器被置入一种等 待状态，等待再指配时钟的下一次从低到高的电平转变。

由于再指配序列发生器的正确工作是基于信号34b中的电平转 变，而信号34b本身是从输入信号14a中得到的，所以，必须提供允 许该电路正常起作用的机构，即使输入信号中有长的数据间隙存在 也需如此。如果没有做到这一点，则输入信号中的长间隙会延时再指 配，并会使GVCO漂移到它们的容许容差之外。当数据重新开始时， 在全部三个GVCO被再同步之前，GVCO将不能给出一个正确频率 的同步信号。为了克服这种可能发生的问题，电路80包含一个超时 计数器，不论信号34a的状态怎样，当该计数器达到一个预定的计 数时，它就使再指配序列发生器进入再指配的初始化。如果实际上输 入信号中包含的有效数据并不含有任何电平转变，这有可能造成 单个比特误码。所以，若是不能容忍有比特误码，则必需在输入数据 中保持某种电平转变密度。

最后，两种实施例之中的任一个都能在这样的方式下运行，其 中，由单个振荡器提供出同步信号，同时另一个或另几个振荡器进 行再同步。可以在一段时间内提供同步信号的那个振荡器，在另一个 振荡器被触发启动而提供同步信号之前，它提供的同步信号之相位 相对于输入数据信号不会漂移到大于容许值。在前面的实施例中所 讨论到的那种类似的约束下，各振荡器之间的切换将停止。需要指 出，当各振荡器被触发启动时，它们对输入信号都是相位对准的。

本领域的技术人员会理解，在本发明的精神和范畴内对所公布 的装置可以作变型或修改。上面叙述的实施例只是提供制作和应用 本发明时当前优选的一些方法。本发明由下面所附的权利要求规定 界限。

特别是，本领域的技术人员可以应用狄摩根定理和其它的布尔 逻辑运算来修改在整个电路说明中使用到的各种门电路类型，代之 以在“与”、“或”逻辑功能上等效的门电路。