本发明涉及对行链预充电的半导体存储器装置，特别涉及对行 链自动预充电的同步半导体存储器装置。

已经开发出的具有高速操作能力的同步半导体存储器装置，它 能够对应从外部提供的具有恒定周期的系统时钟(或同步时钟)执 行选取数据一切所需的操作。由于模式设置寄存器的使用，这样， 同步半导体存储器设置了各种测定等待时间和脉冲长度的操作模 式。在半导体存储器装置中，如果完成了一行的读或写，必须对启 动行链预充电以便完成下一行的读或写操作。如图1所示，在常规 的半导体存储器装置中，在一行启动后，只有当施加来自外部预充 电命令时，行链才被预充电。在对应系统时钟操作和根据测定脉冲 串长度和等待时间信息执行读/写操作的同步半导体存储器装置 中，如果响应如上所述的来自外部的预充电命令执行对行链的预充 电操作，其缺点是对行链预充电的适当时间点会强行检测，并难以 实行有效的(例如，电能消耗减小)预充电操作。

因而，本发明的目的是提供一种能够在其内部对行链自动预充 电的同步半导体存储器装置。

本发明的另一个目的是提供一种具有可靠地对行链预充电功 能的同步半导体存储器装置。

为完成上述目的，根据本发明的半导体存储器装置包括：许多 存储体，行地址选通信号缓冲器，列地址信号缓冲器和列地址发生 器，及对应与具有预测定频率的系统时钟相关的脉冲串长度和等待 时间信息执行数据存取操作，还包括一个信号发生装置，在一个存 储器体的地址操作完成后，响应行地址选通脉冲信号产生一个自动 预充电存储体用的信号，信号具有脉冲串长度和等待时间信息的。 这样，预充电信号就可以传输到行地址选通信号缓冲器，从而允许 行地址选通信号缓冲器对一个存储体预充电。

下面的本发明的优选实施例的详细说明将参照附图进行。

图1是显示根据惯用预充电方法的时序图；

图2是本发明的预充电功能结构的方框图；

图3是图2中的本发明RAS缓冲器的电路图；

图4是图2中所示的本发明的脉冲串/等待时间信息信号发生 器的电路图；

图5是图2中所示的本发明的脉冲串/等待时间信息信号探测 器的电路图；

图6是图2中所示的本发明的预充电信号发生器的电路图；

图7是根据本发明自动预充电方法操作的时序图，假定系统时 钟为66MHZ，脉冲串长度为4，CAS等待时间为2；

图8是根据本发明自动预充电方法操作的时序图，假定系统时 钟为66MHZ，脉冲串长度为2，CAS等待时间为2。

为完成根据本发明的自动预充电功能，图2所需的结构包括接 收行地址选通脉冲信号 RAS然后产生行主时钟R1和R2的 RAS缓 冲器100；接收列地址选通脉冲信号 CAS并产生驱动列关联的控制电 路的列主时钟C的缓冲器200；接收并缓冲地址信号Ai至CMOS电平， 然后产生来自缓冲地址信号的许多列地址信号(包括CA10，CA11和 CA11的列地址发生器300；接收列主时钟和计算列地址信号然后产 生检测脉冲串长度结束状态的脉冲串长度探测信号COSI的脉冲串 检测器400的末端；接收行主时钟R1和R2然后产生定时控制信 号S1DQ和S2DQ的定时控制器500；接收脉冲串长度检测信号 COSI、 CAS等待时间信息信号CLm(＂m＂表示取数时间数值)， WE启动 信息信号WR( WE是能写信号)和脉冲串长度信号 SZn(＂n＂表示脉冲 串长度)然后产生脉冲串/等待时间信息信号COSA的脉冲串/等待 时间信息信号发生器600；接收定时控制信号SIDQ和S2DQ，脉冲 串/等待时间信息信号COSA，由预充电信号发生器800产生的列地 址启动检测信号CA11A和 CA11A，然后产生脉冲串/等待时间信息检 测信号COSAP的脉冲串/等待时间信息检测器700；接收列地址信号 CA10、CA11和 CA11脉冲串长度检测信号COSI和脉冲串/等待时间 信息检测信号COSAP，然后对 PAS缓冲器100产生和提供预充电信号 AP1和 AP2和对脉冲串/等待时间信息检测器700产生和提供启 动检测信号CA11A和 CA11A的预充电信号产生器800。

图3是图2中 PAS缓冲器100的具体电路图，示出了为完成本发明 自动预充电功能必需的最低限度的结构。AP-信道输入型差动放大 器10接收参考电压VREF和行地址选选通信号 RAS，将行地址选通信 号 RAS放大与参考电压与行地址选通信号间的差值相同的量，然后 输出已形成CMOS电平的内部行地址通信号 RAS。差动放大器10的输 出信号通过三个反相器11送入传输门电路14。传输门电路14的操 作由系统时钟CLK控制，通过传输门电路14的信号送到锁存器15。 锁存器15的输出信号被反相并加到反相器16的PMOS晶体管17和 NMOS晶体管19，PMOS晶体管17的源极与电源电压Vcc相接，NMOS晶体 管19的漏极与反相器16的输出端相接，接收系统时钟CLK和单片选 择信号CS的与非门13的输出信号加到连接在PMOS晶体管17的和 NMOA晶体管19的漏极之间的PMOS晶体管18的栅极。被反相的输出 信号加到连接在NMOS晶体管19和衬底电压(地电压)之间的NMOS晶 体管20的栅极。反相器16的输出信号通过两个反相器21加到脉冲 整形电路22。

选择存储体的地址信号SRA11通过两个反相器24加到与非门29 并通过反相器27加到与非门31。在写启动信号 WE被启动后，被启动 的信号WRCF通过反相器25加到与非门29和31，并通过相器26加 到与非门32和34上。与非门29的输出信号加到与非门32和33上， 反相器26的输出信号通过反相器30加到与非门33和35上，与非门31 的输出信号加到与非门34和35上，脉冲整形电路22的输出信号共同 加到与非门32、33、34和35上。与非门32的输出信号加到PMOS晶 体管38的栅极，PMOS晶体管的源-漏极通路连接在电源电压Vcc和第 一检测节点40之间。与非门33的输出信号通过反相器36加到其漏- 源极通路连接在第一检测节点40和衬底电压Vss(地电压)之间的 NMOS晶体管39的栅极，与非门34的输出信号加到其源-漏极通路连 接在电源电压Vcc和第二检测节点43之间的PMOS晶体管41的栅极。 与非门35的输出信号通过反相器37加到其漏-源极通路接在第二检 测节点43和地电压Vss之间的NMOS晶体管42的栅极。

在第一检测节点40和衬底电压Vss之间连接NMOS晶体管46的漏 -源极通路。NMOS晶体管46的栅极与接收电源电压值检测信号 VCCH和从图2中的预充电信号发生器800产生的第一预充电信号 AP1与非门1的输出端相接。同样，在第二检测点43与衬底电压 Vss之间连接NMOS晶体管48的漏-源极通路，NMOS晶体管48的栅极与 接收电源电压值检测信号VCCH和从图2中的预充电信号发生器 800产生的第二预充电信号 AP2的与非门2的输出端连接。第一和 第二检测节点40和43上的信号通过锁存器45、47和反相器49、50 分别产生第一和第二行主时钟R1和R2。行主时钟加到行关联 的控制电路上。也就是加到控制存储体并驱动字线的电路上。

图4是图2中脉冲串/等待时间信息信号发生器600的具体电路 图，从图2中的脉冲串检测器400的末端产生的脉冲串长度检测信号 COSI通过CMOS型传输门63、锁存器65和传输门67传输到锁存器73 上。传输门63的n型电极和传输门67的P型电极由被反相器61反相 的系统时钟CLK控制。传输门63的P型电极和传输门67的n型电极由 通过反相器61和69的系统时钟CLK控制。PMOS晶体管71的源-漏极 通路连接在电源电压Vcc和锁存器73之间。电源电压值检测信号 VCCH加到PMOS晶体管71的栅极。脉冲串长度检测信号COSI通过 传输门64输出作为脉冲串/等待时间信息信号COSA的信号，锁存器 73的输出信号通过传输门68也输出作为脉冲串/等待时间信息信 号COSA的信号。传输门64和68响应接收 CAS等待信息信号CLm、脉 冲串长度信号 SZn和 WE启动信息信号WR的或非门62的输出信号而 被控制。传输门64的n型电极和传输门68的P型电极直接与或非门 62的输出端相接。传输门64的P型电极和传输门68的n型电极由通 过反相器66的或非门62的输出信号控制。通过传输门64和68产生 的脉冲串/等待时间信息信号COSA传输到图2中的脉冲串/等待时 间信息控制器700。

图5是图2中脉冲串/等待时间信息检测器700的具体电路图。 脉冲串/等待时间信息信号加到脉冲整形电路75上，脉冲整形电路 75的输出端与其源-漏极通路连接在电源电压Vcc和节点74之间的 PMOS晶体管76的栅极相接，NMOS晶体管77的漏-源极通路连接在节 点74与衬底电压Vss之间。节点74通过锁存器78和反相器79同与非 门83的输入端相接。与非门83的另一输入端同与非门82的输出端 相接。与非门82输出从图2中预充电发生器800产生的列地址启动 检测信号CA11A和 CA11A与从图2中定时控制器500产生的定时控制 信号S1DQ和S2DQ之间的逻辑比较组合状态。定时控制信号 S1DQ和列地址启动检测信号 CA11A加到与非门80上。定时控制信 号S2DQ和列地址启动探测信号CA11A加到与非门81上，与非门80 和81的输出信号加到与非门82上。通过脉冲整形电路84产生的与 非门83的输出信号作为脉冲串/等待时间检测信号COSAP。脉冲整 形电路84的输出端通过脉冲整形电路85与NMOS晶体管77的栅极相 接。

图6是图2中预充电信号发生器800的具体电路图。列地址信号 CA11和CA11分别加到与非门86和87，列地址信号CA10共同加到与非 门86和87上。通过传输门90和锁存器92产生的与非门86的输出信 号作为列地址启动检测信号 CA11A。通过传输门91和锁存器93产生 的与非门87的输出信号作为列地址启动检测信号CA11。传输门90 和91由接收脉冲串长度检测信号COSI的脉冲整形电路88的输出信 号控制。传输门90和91的P型电极直接与脉冲整形电路88的输出端 相接，其n型电极通过反相器89与脉冲整形电路88的输出端相接。 锁存器92和93的输出信号分别加到共同接收脉冲串/等待时间信 息检测信号COSAP的与非门94和95上。通过反相器96和97分别产生 的与非门94和95的输出信号作为第一和第二预充电信号 AP1和 AP2。

下面结合图7的时序描述根据本发明的自动预充电操作，这里 假设系统时钟CLK的频率为66MHZ，脉冲串长度为4， CAS等待时间值 为2。首先说明在始于时间t1时刻的阅读周期中的自动预充电操作。 在时刻t1，如果行地址选通信号 RAS对低状态启动，行地址被锁存。 参照图3，差动放大器10的输出信号变成由启动的行地址选通信号 RAS触发的逻辑高状态，如果系统时钟CLK处于逻辑低状态，逻辑低 状态信号加到反相器16的RMOS晶体管17的栅极。系统时钟CLK呈现 逻辑高状态(时钟)、传输门电路14断开，反相器16的P通道晶体管 18导通(单片选择信号CS在操作中保持在逻辑高状态)，使反相器 16的输出结果呈现逻辑高状态。这样，使脉冲整形电路22的输出信 号变成逻辑高状态的短脉冲，然后加到与非门32、33、34和35，以 启动这些与非门。由于信号WRCF处于逻辑低状态(因为写启动信 号 WE未启动)；如果存储体选择信号SRA11呈现逻辑高状态，逻辑高 状态的行主时钟R2由被逻辑低状态的与非门34输出信号导通的 PMOS晶体管41产生。假设这个行主时钟R2加到第二存储体的行 关联电路(本发明是加到具有两个存储体的半导体存储器装置上)， 按逻辑高状态的存储体选择信号SRA11的量被输入，行主时钟R2 通过锁存器47保持在逻辑高状态，如图7所示。与此相反，如果输入 逻辑低状态的存储体选择信号SRA11是输出逻辑高状态的行主时钟 R1而不是输出行主时钟R2，以启动第一存储体的行关联电路。

在时刻t2，由于列地址选通信号 CAS被启动，列地址CAi被锁存。 自动预充电是否进行，通过使用列地址信号CA10和CA11的逻辑状态 来测定，即，如图7所示，如果列地址信号CA10和CA11处于逻辑高状 态，测定执行自动预充电操作。

在图4中，如果在 CAS等待时间信息信号中m为3(当 CAS等待时间 为3时变为逻辑高状态)，在脉冲串长度信号 SZn中为2(当脉冲串长 度为2时变为逻辑高状态)，由于在图7中 CAS等待时间为＂2＂，脉冲串 长度为＂4＂，CL3和 SZ2都处于逻辑低状态。还由于处于阅读周期， WE 启动信息信号保持在逻辑低状态。所以传输门64导通，传输门68断 开，以便在时刻t3启动的脉冲长度检测信号COSI通过传输门64(下 文中提及的＂直接传输通路601＂)产生作为逻辑高状态的脉冲串长 度/等待时间信息信号COSA。参照图5，逻辑高状态的脉冲串/等 待时间信息信号COSA通过脉冲整形电路75，然后加到PMOS晶体管76 的栅极作为逻辑低状态短脉冲。此后通过锁存器78和反相器79，逻 辑高状态的短脉冲从节点74加到与非门83。由于定时控制信号 S1DQ和列地址启动检测信号 CA11A处于逻辑低状态，定时控制信号 S2DQ和列地址起动检测信号CA11A处于逻辑高状态，施加到与非 门83上的与非门82的输出信号呈现逻辑高状态。从而使与非门83 的输出信号变为逻辑低状态信号。因此，该逻辑低状态信号通过脉 冲整形电路84输出作为短脉冲逻辑高状态的脉冲串/等待信息检 测信号COSAP，如图7所示。在脉冲整形电路84和NMOS晶体管77之间 构成反馈环路的脉冲整形电路85检测到逻辑高状态的脉冲串/等 待时间信息检测信号COSAP已转变为逻辑低状态，然后，把逻辑高状 态短脉冲信号加到NMOS晶体管77的栅极，这样，用以关闭脉冲串/ 等待时间信息检测信号COSAP。

参照图6，列地址启动检测信号 CA11A和CA11A是靠逻辑高状态 的列地址信号CA10和CA11从锁存器92和93分别以逻辑低和高状态 产生的。传输门90和91由响应逻辑高状态的脉冲串长度检测信号 COSI的逻辑低状态短脉冲导通。这样，锁存器92和93通过脉冲串长 度检测信号COSI保持存储列地址信号CA11的逻辑状态。由于产生 于图5的脉冲串/等待时间信息检测信号COSAP处于逻辑高状态， 第一预充电信号 AP1呈现逻辑高状态(未启动状态)，第二预充电 信号 AP2呈现逻辑低状态(启动状态)。

参照图3，从图6分别产生的逻辑高状态和低状态的第一和第二 预充电信号预充电信号 AP1和 AP2分别加到与非门1和2。因而 逻辑低状态信号加到接在检测节点40和衬底电压Vss之间的NMOS晶 体管48的栅极，逻辑高状态信号加到连接在检测节点43和衬底电压 Vss之间的NMOS晶体管48的栅极。结果，保持逻辑高状态的行主时 钟R2通过下拉NMOS晶体管48的导通变为逻辑低状态，如图6所示。 即，因为驱动未起动的第二存储体的行主时钟R2(例如驱动阅读 操作)已经启动，第二存储体自动执行预充电操作。第二存储体(未 显示)的预充电操作以公知的方法进行，所以不在本发明的优选实 施例中描述。在现有技术中，为了在一个周期阅读操作完成后对任 一存储体预充电，预充电命令必须从外部强迫加入。

在始于时刻t4的写周期自动预充电操作中，由于 WE启动信息信 号WR变成图4中的逻辑高状态，以作为在时刻t5对逻辑低状态启 动写启动信号 WE，在延迟来自脉冲串长度检测信号COSI的系统时钟 的一个时钟相同时间后，产生脉冲串/等待时间信息信号COSA，如 图7所示。也就是说随着系统时钟CLK的时钟14变为逻辑低状态，脉 冲串长度检测信号COSI通过传输门63在锁存器65上储存(在这一时 刻，传输门67断开)。随着系统时钟CLK的时钟15变为逻辑高状态， 储存在锁存器65上的信号通过传输门67，锁存器73和传输门68(下 文中提及的＂延迟通路602＂)，然后产生作为延迟与来自脉冲串长度 检测信号COSI的一个时钟时间的脉冲串/等待时间信息信号COSA。 保持间隔等于上述阅读同期的长度，因为在时刻t6，启动第二存储 体的行主时钟R2被逻辑低状态的第二预充电信号 AP2制约对逻 辑低状态不启动，第二存储体的自动预充电操作被完成。

参照在脉冲串长度为2时显示根据本发明的自动预充电方法的 图8，当脉冲串长度信号 SZn(n＝2)处于逻辑高状态和或非门62呈现 逻辑低状态时，脉冲串长度探测信号COSI通过延时通路602传输。 随后，当延迟与来自脉冲串长度检测信号COSI的系统时钟CLK的一 个时钟相同时间后，产生脉冲串/等待时间信息信号COSA。此外， 由于作为通过脉冲整形电路75的短脉冲输出的脉冲串/等待时间 信息信号COSA对应从 RAS启动时间点产生的具有预检测时间间隔的 定时控制信号S2DQ的逻辑状态，以便通过与非门83，如果定时控 制信号S1DQ处于逻辑高状态，则脉冲串/等待时间信息检测信号 COSAP呈现逻辑低状态。图8中的虚线显示了 RAS信息未控制自动预 充电的情况。因此，图8显示了产生自动预充电信号 AP1和 AP2 所需的脉冲串/等待时间信息检测信号COSAP被关 RAS的信息和 关联脉冲串长度和 CAS等待时间的信息干扰的事实。

由于根据本发明的所述自动预充电信号的产生于与同步半导 体存储器装置中使用的脉冲串长度和等待时间有关的信息，并与在 半导体存储器装置中基本上用于数据选取的行和列地址选通信号 RAS， CAS有关的信息对应，这样就可以实现有效和可靠的自动预充 电功能。

为了反映产生自动预充电信号所需要的信息，图4-图7显示了 本发明上述实施例使用的电路构造，然而根据本发明的自动预充电 信号还可以由其它电路结构产生。