锁相环和延迟锁定环
阅读：770发布：2020-05-12
专利汇可以提供锁相环和延迟锁定环专利检索，专利查询，专利分析的服务。并且提供了一种 锁 相环和延迟 锁定环 。当 锁相环 从睡眠状态转换至活动状态时，参考 信号 的 频率 与已经在先前活动状态中同步的参考信号的频率相同。，下面是锁相环和延迟锁定环专利的具体信息内容。
1.一种锁相环，所述锁相环在睡眠状态和活动状态中交替地操作，
其中，所述锁相环的分频输出信号与分频参考信号同步，
当所述锁相环从睡眠状态转换至活动状态时，所述分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同，
其中，与已经在所述先前活动状态中同步的所述分频输出信号的频率对应的信息存储在电容器中。
2.根据权利要求1所述的锁相环，包括环路滤波器，
其中，所述电容器包括于所述环路滤波器中。
3.根据权利要求2所述的锁相环，所述锁相环是模拟锁相环。
4.根据权利要求1所述的锁相环，包括：
参考信号分频器，配置成划分参考信号的频率；以及
输出信号分频器，配置成划分所述锁相环的输出信号的频率，
其中，所述分频输出信号与所述分频参考信号同步。
5.根据权利要求4所述的锁相环，其中，提供睡眠信号以控制所述锁相环的睡眠状态和活动状态，
还包括同步器，所述同步器配置成接收所述睡眠信号，并生成用于激活所述参考信号分频器的参考信号分频器激活信号和用于激活所述输出信号分频器的输出信号分频器激活信号。
6.根据权利要求5所述的锁相环，其中，所述同步器包括：
第一触发器，配置成接收所述睡眠信号，利用所述参考信号对所述睡眠信号进行采样，以及输出所述参考信号分频器激活信号；以及
第二触发器，配置成接收所述参考信号分频器激活信号，利用所述输出信号对参考信号分频器激活信号进行采样，以及输出所述输出信号分频器激活信号。
7.一种锁相环，所述锁相环在睡眠状态和活动状态中交替地操作，其中，所述锁相环的分频输出信号与分频参考信号同步，
当所述锁相环从睡眠状态转换至活动状态时，所述分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同，以及
与已经在所述先前活动状态中同步的所述分频输出信号的频率对应的信息存储在存储设备中。
8.根据权利要求7所述的锁相环，包括数字环路滤波器，
其中，所述存储设备包括于所述数字环路滤波器中。
9.根据权利要求8所述的锁相环，其中，所述锁相环是数字锁相环。
10.根据权利要求7所述的锁相环，包括：
参考信号分频器，配置成划分参考信号的频率；以及
输出信号分频器，配置成划分所述锁相环的输出信号的频率，
其中，所述分频输出信号与所述分频参考信号同步。
11.根据权利要求10所述的锁相环，其中，提供睡眠信号以控制所述锁相环的睡眠状态和活动状态，
还包括同步器，所述同步器配置成接收所述睡眠信号，并生成用于激活所述参考信号分频器的参考信号分频器激活信号和用于激活所述输出信号分频器的输出信号分频器激活信号。
12.根据权利要求11所述的锁相环，其中，所述同步器包括：
第一触发器，配置成接收所述睡眠信号，利用所述参考信号对所述睡眠信号进行采样，以及输出所述参考信号分频器激活信号；以及
第二触发器，配置成接收所述参考信号分频器激活信号，利用所述输出信号对参考信号分频器激活信号进行采样，以及输出所述输出信号分频器激活信号。
13.一种延迟锁定环，所述延迟锁定环在睡眠状态和活动状态中交替地操作，其中，当所述延迟锁定环从睡眠状态转换至活动状态时，输出信号的延迟时间与已经在先前活动状态中同步的参考信号的延迟时间相同。
14.根据权利要求13所述的延迟锁定环，其中，与已经在所述先前活动状态中同步的所述输出信号的延迟时间对应的信息存储在电容器中。
15.根据权利要求14所述的延迟锁定环，包括环路滤波器，
其中，所述电容器包括于所述环路滤波器中。
16.根据权利要求13所述的延迟锁定环，其中，与已经在所述先前活动状态中同步的所述输出信号的延迟时间对应的信息存储在存储设备中。
17.根据权利要求16所述的延迟锁定环，包括数字环路滤波器，
其中，所述存储设备包括于所述数字环路滤波器中。
18.根据权利要求13所述的延迟锁定环，包括：
相位检测器，配置成接收所述参考信号和所述延迟锁定环的输出信号，检测相位差，以及输出与所述相位差对应的误差信号；
电压控制延迟线，配置成接收所述参考信号，将所述参考信号延迟能够控制的延迟时间，以及输出经延迟的参考信号；以及
电荷放大器，配置成根据所述误差信号生成用于控制所述延迟时间的控制信号。
19.根据权利要求13所述的延迟锁定环，包括：
时间数字转换器，配置成接收所述参考信号和所述延迟锁定环的输出信号，检测相位差，以及输出与所述相位差对应的误差信号；
数字控制延迟线，配置成接收所述参考信号，将所述参考信号延迟能够控制的延迟时间，以及输出经延迟的参考信号；以及
数字环路滤波器，配置成根据所述误差代码生成用于控制所述延迟时间的控制代码。
锁相环和延迟锁定环
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 锁相环(PLL)指的是使用参考信号与通过对输出信号进行分频然后反馈而获得的信号之间的相位差来控制输出信号的系统。PLL检测输出信号的分频结果与输入信号之间的相位差、将检测的相位差确定为误差并调整压控振荡器的输入电压，使得能够减小误差。以此方式，改变输出频率。
[0005] 当输入与输出的反馈之间的相位差变为0时，锁定相位，并且调整输出信号，使得能够保持锁定状态。输入与输出之间的频率差根据分频器而变化。输出信号的频率根据分频器的分频比来控制。在大多数PLL中，输出以比输入更高的频率振荡。
[0006] 在模拟PLL的操作期间，参考信号作为相位频率检测器(PFD)的任何一个输入提供，并且分频器的与参考信号具有不同的相位和/或频率的输出信号作为另一输入提供。
[0007] PFD通过检测参考信号与分频器的输出信号之间的相位差和/或频率差来输出误差信号。电荷泵(CP)接收误差信号并输出与误差信号对应的电流信号，并且环路滤波器(LF)通过从电流信号中消除不必要的频率来输出控制信号以控制压控振荡器(VCO)。VCO输出具有与由LF输出的控制信号对应的频率的信号，并且将该信号提供至分频器以反馈给PFD。
[0008] 延迟锁定环(DLL)是用于改变时钟信号的相位的电路。通常，DLL用作集成电路中的时钟缓冲器或用于时钟-数据恢复(CDR)电路中。DLL包括延迟链，多个延迟元件在延迟链中级联。作为输入提供的信号由延迟元件延迟，并且输出具有目标相位的信号。发明内容
[0009] 当提供与参考信号具有不同频率和/或相位的信号时，现有的PLL或DLL通过多次迭代输出具有目标频率和/或相位的信号。在此时，PLL或DLL被称为“锁定”，并且到该时间点的时间段被称为“锁定时间”。
[0010] PLL或DLL在睡眠状态和活动状态中交替地操作。每次PLL或DLL从睡眠状态重启到活动状态时，均消耗锁定时间，因此难以快速地重启PLL或DLL。通过将PLL或DLL连续保持在活动状态，可以保持频率和/或相位同步，但是消耗了不必要的功率。
[0011] 本发明旨在提供一种锁相环(PLL)和延迟锁定环(DLL)，该锁相环(PLL)和延迟锁定环(DLL)在睡眠状态和活动状态中交替地操作，并且当需要从睡眠状态重启到活动状态时能够由于减少的锁定时间而快速地操作。
[0012] 本发明还旨在提供一种降低睡眠状态中的功率消耗的PLL和DLL。
[0013] 根据本发明的方面，提供了一种PLL，其在睡眠状态和活动状态中交替地操作并且使PLL的分频输出信号与分频参考信号同步。当PLL从睡眠状态转换至活动状态时，分频输出信号的频率与已经在先前活动状态中同步的分频输出信号的频率相同。附图说明
[0014] 通过参考附图详细地描述本发明的示例性实施方式，本发明的以上及其他目的、特征和优点对于本领域普通技术人员将变得更显而易见，在附图中：
[0015] 图1是示出根据本发明的示例性实施方式的锁相环(PLL)的概览的框图；
[0016] 图2A和图2B是示出环路滤波器的概览的电路图；
[0017] 图3是示出用于控制压控振荡器的激活的压控振荡器激活信号和睡眠信号的时序图；
[0018] 图4是示出同步器的概览的电路图；
[0019] 图5是根据本发明的示例性实施方式的PLL的时序图；
[0020] 图6是示出根据本发明的第二示例性实施方式的数字PLL的概览的图；
[0021] 图7是示意地示出数字环路滤波器的示例性实施方式的电路图；
[0022] 图8是示意地示出数控振荡器的示例性实施方式的电路图；
[0023] 图9是根据本发明的示例性实施方式的PLL重启的情况下的时序图；
[0024] 图10是示出根据本发明的示例性实施方式的延迟锁定环(DLL)的概览的框图；
[0025] 图11是示出根据本发明的示例性实施方式的环路滤波器的概览的一组电路图；
[0026] 图12是示意地示出电压控制延迟线的示例性实施方式的电路图；
[0027] 图13是示出根据本发明的示例性实施方式的DLL的操作的示意性时序图；
[0028] 图14是示出根据本发明的示例性实施方式的DLL的概览的框图；
[0029] 图15是示出数字控制延迟线的概览的图；以及
[0030] 图16是示出根据本发明的示例性实施方式的DLL的操作的示意性时序图。
具体实施方式
[0031] 本发明的以下描述仅是用于结构或功能描述的示例性实施方式，并且本发明的范围不应被解释为限于本文中阐述的示例性实施方式。换句话说，示例性实施方式可不同地改变并且具有各种形式，并且本发明的范围应该被理解为包括实现该技术构思的等同物。
[0032] 同时，本申请中描述的术语应如下进行理解。
[0033] 诸如“第一”、“第二”等的术语用于将一个元件与另一元件区分开，并且本发明的范围不应由这些术语限制。例如，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。
[0034] 除非上下文另有明确说明，否则如本文中所使用的，单数形式也旨在包括复数形式。当在本说明书中使用时，术语“包括(comprise)”、“包括(include)”等表示所述特征、数目、操作、元件、部分或其组合的存在，但是不排除一个或多个其他特征、数目、操作、元件、部分或其组合的存在或添加。
[0035] 术语“和/或”用于表示存在的项的所有可能的组合。例如，“A和/或B”应该被理解成表示“A、B以及A和B两者”。
[0036] 在描述本发明的实施方式时，单线、差分线和总线彼此不作区分。然而，在需要将它们彼此区分开的时候，将对它们进行描述。
[0037] 本发明是基于有效高信令和上升沿采样进行描述的。因此，当信号处于高电平时，实现信号的状态，并且在上升沿处执行采样。然而，这些旨在方便描述并且不旨在以任何方式限制本发明的范围。此外，本领域普通技术人员可通过使用有效低信令和下降沿采样来实现本发明。
[0038] 第一示例性实施方式
[0039] 以下将参考附图描述根据本实施方式的锁相环(PLL)1。图1是示出根据本实施方式的PLL 1的概览的框图。参考图1，根据本实施方式的PLL 1包括输出信号分频器300、参考信号分频器200和同步器100，其中，输出信号分频器300划分PLL 1的输出信号fo的频率，参考信号分频器200划分参考信号fr的频率，以及同步器100提供参考信号分频器复位信号RSTr并提供输出信号分频器复位信号RSTo，其中，参考信号分频器复位信号RSTr用于通过利用参考信号fr对睡眠信号PLLsleep进行采样来初始化参考信号分频器200，输出信号分频器复位信号RSTo用于通过利用输出信号fo对参考信号分频器复位信号RSTr进行采样来初始化输出信号分频器300。PLL 1使用由输出信号分频器300输出的分频输出信号CLKo和由参考信号分频器200输出的分频参考信号CLKr使输出信号fo与参考信号fr同步。
[0040] 相位频率检测器PFD接收作为输入提供的分频参考信号CLKr和分频输出信号CLKo，并且检测两个信号之间的频率差和/或相位差。相位频率检测器PFD输出与所检测的频率差和/或相位差对应的误差信号err。
[0041] 作为示例，当分频输出信号CLKo的频率和/或相位滞后于分频参考信号CLKr的频率和/或相位时，误差信号err可为用于控制随后的电荷泵CP以提供电荷的泵浦信号(pump-up signal)。作为另一示例，当分频输出信号CLKo的频率和/或相位在分频参考信号CLKr的频率和/或相位之前时，误差信号err可为用于控制电荷泵CP接收电荷的泵送信号(pump-down signal)。
[0042] 图2A、图2B、图2C和图2D是示出环路滤波器LF的概览的电路图。环路滤波器LF接收从电荷泵CP输出的信号并产生用于控制压控振荡器VCO的控制信号。由于从电荷泵CP输出的信号包括高频带噪声分量以及用于控制压控振荡器VCO的分量，因此使用具有低带通特性的环路滤波器LF来去除噪声。由电荷泵CP提供的信号通过环路滤波器LF累积，从而可产生电压信号，并且电压信号控制从压控振荡器VCO输出的频率。
[0043] 参考图2A和图2B中示出的示例性实施方式，在环路滤波器LF处形成的电压与由压控振荡器VCO输出的频率对应。当PLL 1在活动状态和睡眠状态中交替操作时，在活动状态中实现相位对准。随后，当PLL 1进入睡眠状态时或在PLL 1进入睡眠状态之后，提供控制信号Ccon以切断开关SW。
[0044] 环路滤波器LF之后的级由开关SW阻挡，并且环路滤波器LF的前级的输出侧具有高输出阻抗。因此，可以使存储在环路滤波器LF中的电荷的放电最小化，并且保持已经实现相位对准的情况下的频率信息。
[0045] 当PLL 1从睡眠状态转换至活动状态时，提供控制信号Ccon以接通开关SW。然后，环路滤波器LF可控制压控振荡器VCO输出与在先前活动状态中由压控振荡器VCO输出的信号具有相同的频率的信号。
[0046] 根据示例性实施方式，开关SW可实施为电子设备，其中一个电极是否连接至另一电极是由提供至控制电极的信号控制的。作为示例，开关SW可为金属氧化物半导体(MOS)晶体管。用于控制是否接通开关SW的控制信号Ccon可由包括控制逻辑的控制器(未示出)提供。根据另一示例性实施方式，用于控制是否接通开关SW的控制信号Ccon可由已经接收到睡眠信号PLLsleep的同步器100提供。
[0047] 参考图2C和图2D中示出的示例性实施方式，环路滤波器LF的前级和后级的输出侧具有高输出阻抗。因此，可以使存储在环路滤波器LF中的电荷的放电最小化，并且环路滤波器LF可保持已经实现相位对准的情况下的频率信息。
[0048] 图3是示出用于控制压控振荡器VCO的激活的VCO激活信号VCO_en和睡眠信号PLL sleep的时序图。参考图3，在提供睡眠信号PLLsleep之后，通过VCO停止延迟时间确定可以使压控振荡器VCO停用的时间段。当提供睡眠信号PLLsleep、然后经过VCO停止延迟时间时，可停用压控振荡器VCO，并且可相应地降低压控振荡器VCO的功率消耗。此外，为了确保压控振荡器VCO的重启时间，在经过VCO重启延迟时间之后，睡眠信号PLLsleep转换至低电平，使得PLL1可从睡眠状态转换。
[0049] 图4是示出同步器100的概览的电路图。参考图1和图4，PLL 1的输出信号fo、参考信号fr和睡眠信号PLLsleep被提供至同步器100。根据示例性实施方式，同步器100可包括第一D触发器110和第二D触发器120，其中，第一D触发器110通过利用参考信号fr对睡眠信号PLLsleep进行采样来输出参考信号分频器复位信号RSTr，第二D触发器120通过利用输出信号fo对参考信号分频器复位信号RSTr进行采样来输出输出信号分频器复位信号RSTo。
[0050] 在图4中作为示例示出的实施方式中，第一D触发器110在参考信号fr的上升沿对睡眠信号PLLsleep进行采样，并且第二D触发器120在输出信号fo的上升沿对参考信号分频器复位信号RSTr进行采样。因此，参考信号分频器复位信号RSTr的电平和输出信号分频器复位信号RSTo的电平可在输出信号fo的一个周期内改变。
[0052] 返回参考图1，参考信号分频器200接收参考信号fr、根据预定的分频比划分参考信号fr的频率并输出分频参考信号CLKr。输出信号分频器300接收输出信号fo、根据预定的分频比划分输出信号fo的频率并输出分频输出信号CLKo。因此，当PLL 1在睡眠状态中重启时，压控振荡器VCO提供具有与先前同步状态中相同的频率的输出信号fo，并且输出信号分频器300的分频比是恒定的。因此，分频输出信号CLKo的频率与先前的同步状态中的相同。
[0053] 下面将参考图1至图5描述根据本实施方式的PLL 1的重启操作。
[0054] 图5是根据本实施方式的PLL 1的时序图。为了在睡眠状态中重启PLL1，控制器(未示出)提供控制信号Ccon和VCO激活信号VCO_en，从而可接通开关SW，并且可激活压控振荡器VCO。在经过VCO重启延迟时间之后，睡眠信号PLLsleep转换至低电平，从而可激活同步器100。
[0055] 当同步器100被激活时，在参考信号fr的上升沿对处于低电平的睡眠信号PLLsleep进行采样以生成处于低电平的参考信号分频器复位信号RSTr。参考信号分频器复位信号RSTr被提供至参考信号分频器200并激活参考信号分频器200。在输出信号fo的上升沿对处于低电平的参考信号分频器复位信号RSTr进行采样以生成处于低电平的输出信号分频器复位信号RSTo。输出信号分频器复位信号RSTo被提供至输出信号分频器300并激活输出信号分频器300。
[0056] 由于参考信号分频器复位信号RSTr与输出信号分频器复位信号RSTo之间的相位差处于输出信号fo的一个周期内，因此参考信号分频器200和输出信号分频器300可在输出信号fo的一个周期内被激活。因此，由激活的参考信号分频器200和输出信号分频器300输出的信号之间的相位差Δt可保持小于现有技术的相位差。因此，可以减少锁相所需的时间。
[0057] 第二示例性实施方式
[0058] 以下将参考附图描述本发明的第二示例性实施方式。为了清楚和简单描述，将省略与第一示例性实施方式的描述相同或相似的描述，并且可参考先前实施方式的附图描述执行相同或相似功能的元件。
[0059] 图6是示出根据本发明的第二示例性实施方式的数字PLL 2的概览的图。参考图6，数字PLL 2包括同步器100、参考信号分频器200、输出信号分频器300、时间数字转换器TDC、数字环路滤波器DLF和数控振荡器DCO。
[0060] 时间数字转换器TDC接收作为输入提供的分频参考信号CLKr和分频输出信号CLKo。时间数字转换器TDC检测提供的输入信号之间的频率差和/或相位差，并且输出与所检测的频率差和/或相位差对应的误差代码d_err。
[0061] 图7是示意地示出根据本实施方式的数字环路滤波器DLF的电路图。参考图7，数字环路滤波器DLF接收作为输入的误差代码d_err并且通过去除误差代码d_err中所包括的噪声来生成用于控制数控振荡器DCO的控制代码DCOctrl。根据示例性实施方式，数字环路滤波器DLF可用作低通滤波器。
[0062] 根据示例性实施方式，数字环路滤波器DLF包括比例路径510和包括存储设备522的积分路径520。比例路径510具有α的增益，并且与第一示例性实施方式的实施为模拟电路的环路滤波器LF的电阻对应，从而调整瞬时相位。积分路径520具有β的增益，并且与第一示例性实施方式的实施为模拟电路的环路滤波器LF的电容器对应，从而调整数控振荡器DCO的输出的频率。
[0063] 积分路径520中所包括的存储设备522存储从积分路径520输出的信号。存储设备522可存储在数字PLL 2进入睡眠状态之前从积分路径520输出的信号，从而存储在已经完成相位对准的情况下的输出频率信息。作为示例性实施方式，存储设备522可为包括一个或多个D触发器的寄存器。存储设备522在数字PLL 2进入睡眠状态之前进行采样并保持从积分路径520输出的信息。当数字PLL 2脱离睡眠状态时，数字环路滤波器DLF可根据由存储设备522保持的信息生成用于控制数控振荡器DCO的控制代码DCOctrl，并且输出控制代码DCOctrl。
[0064] 图8是示意地示出数控振荡器DCO的示例性实施方式的电路图。在图8中作为示例示出的实施方式中，数控振荡器DCO可包括电感器L和可变电容单元610，在可变电容单元610中，等效电容由通过数字环路滤波器DLF提供的控制代码DCOctrl控制。根据示例性实施方式，数控振荡器DCO的差分对的尾部可包括激活晶体管M_en，激活晶体管M_en的驱动由DCO激活信号DCO_en控制以控制数控振荡器DCO的激活。
[0065] 在图8中作为示例示出的实施方式中，由从数字环路滤波器DLF输出的用于数控振荡器DCO的控制代码DCOctrl控制是否接通可变电容单元610中所包括的开关。通过接通或断开开关控制可变电容单元610的等效电容，使得能够控制数控振荡器DCO的输出信号的频率。
[0066] 在附图中未示出的另一实施方式中，可变电容单元610可另外包括变容二极管，在变容二极管中，在阳极电极与阴极电极之间提供由控制代码DCOctrl产生的电压，并且控制耗尽层的厚度，使得电容受到控制。
[0067] 图9是重启本实施方式的PLL的情况的时序图。将参考图9描述根据本实施方式的PLL 2的重启操作。提供DCO激活信号DCO_en，并且激活数控振荡器DCO。
[0068] 在经过DCO重启延迟时间之后，睡眠信号PLLsleep转换至低电平，使得同步器100被激活。当实现相位对准时，数字环路滤波器DLF根据与由存储设备522采样并保持的频率对应的信息输出用于数控振荡器DCO的控制代码DCOctrl。
[0069] 当同步器100被激活时，参考信号分频器200和输出信号分频器300被激活，并且输出信号fo的频率与在睡眠状态之前已经完成相位对准的情况的频率相同。因此，从参考信号分频器200输出的分频参考信号CLKr与从输出信号分频器300输出的分频输出信号CLKo之间的相位差Δt可保持小于现有技术的相位差。
[0070] 根据附图中示出的示例性实施方式，通过利用输出信号fo对参考信号分频器复位信号RSTr进行采样来生成输出信号分频器复位信号RSTo。因此，参考信号分频器复位信号RSTr的下降沿与输出信号分频器复位信号RSTo的下降沿之间的相位差在输出信号fo的一个周期内。因此，参考信号分频器200和输出信号分频器300被激活的时间之间的差可处于输出信号fo的一个周期内。
[0071] 此外，输出信号fo的频率与已经完成相位对准的情况的频率相同。由于输出信号分频器300的分频比是恒定的，因此分频输出信号CLKo的频率与先前同步状态的频率相同。因此，从参考信号分频器200输出的分频参考信号CLKr与从输出信号分频器300输出的分频输出信号CLKo之间的相位差Δt可保持小于现有技术的相位差。
[0072] 当根据现有技术的PLL在睡眠状态中重启时，进行多次迭代直到PLL的输出信号的频率和相位与目标频率和相位相同，因此需要长的锁定时间。另一方面，即使当在睡眠状态中重启时，根据本发明的示例性实施方式的PLL 1和PLL 2使用与已经在先前活动状态中实现相位对准的情况下的输出信号的频率对应的信息执行相位对准。因此，减小重启之后的分频参考信号与重启之后的分频输出信号之间的相位差。因此，仅需要少量迭代，并且可减少用于相位对准的锁定时间。因此，与现有技术相比，PLL 1和PLL 2可迅速地重启。此外，由于PLL 1和PLL 2不在睡眠状态中操作，因此可以降低功率消耗。
[0073] 第三示例性实施方式
[0074] 以下将参考附图描述根据本发明的第三示例性实施方式的延迟锁定环(DLL)3。为了清楚和简单描述，将省略与以上描述的示例性实施方式的描述相同或相似的描述，并且可参考先前实施方式的附图描述执行相同或相似功能的元件。
[0075] 图10是示出根据本实施方式的DLL 3的概览的框图。参考图10，根据本实施方式的DLL 3可包括相位检测器PD、电荷泵CP、环路滤波器LF和电压控制延迟线VCDL。
[0076] 相位检测器PD检测作为输入提供的参考信号CLKr与输出信号CLKo之间的相位差，并且输出与相位差对应的误差信号err。作为示例性实施方式，相位检测器PD的激活可通过睡眠信号DLLsleep控制。误差信号err可为用于控制电荷泵CP以提供电荷的泵浦信号或用于控制电荷泵CP以接收电荷的泵送信号。
[0077] 图11A、图11B和图11C是示出根据本实施方式的环路滤波器LF的概览的电路图。参考图11A和图11B，环路滤波器LF包括电容器Cf和开关SW，并且由开关控制信号Ccon控制开关SW是否接通。根据图11A中示出的示例性实施方式，开关SW可放置成使得电容器Cf可与前级和后级连接或断开。如图11B中例示的实施方式中示出的，开关SW可放置成断开与环路滤波器LF之后的级的连接。根据另一示例性实施方式，能够通过使环路滤波器LF的前级和后级的输出阻抗为高来防止存储在环路滤波器LF中的电压的放电。
[0078] 环路滤波器LF接收从电荷泵CP输出的电流信号、从电流信号中去除噪声、根据电流信号生成电压信号并将电压信号提供至电压控制延迟线VCDL。在环路滤波器LF的电容器Cf处形成的电压信号与电压控制延迟线VCDL的延迟时间对应。因此，从环路滤波器LF输出的VCDL控制信号Vctrl用于控制从电压控制延迟线VCDL输出的信号的延迟时间，从而可对准输出信号CLKo和参考信号CLKr的相位。
[0079] 当DLL 3在活动状态和睡眠状态中交替操作时，在活动状态中实现相位对准。此后，当DLL 3进入睡眠状态时或一旦DLL 3进入睡眠状态，可提供控制信号Ccon以切断开关SW。然后，能够防止存储在环路滤波器LF中的电荷的放电，并且保持关于已经实现相位对准的情况下的延迟时间的信息。
[0080] 当DLL 3从睡眠状态转换至活动状态时，提供控制信号Ccon以接通开关SW。然后，从环路滤波器LF输出的VCDL控制信号Vctrl使电压控制延迟线VCDL具有已经实现相位对准的先前活动状态的延迟时间。
[0081] 图12是示意地示出电压控制延迟线VCDL的示例性实施方式的电路图。参考图12，电压控制延迟线VCDL包括反相器Ia、Ib、Ic和Id，反相器Ia、Ib、Ic和Id级联以对作为输入提供的参考信号CLKr进行反相。反相器Ia、Ib、Ic和Id分别连接到对电流进行镜像的P型金属氧化物半导体(PMOS)晶体管Pa、Pb、Pc和Pd，并且偏置电流被提供至反相器Ia、Ib、Ic和Id。此外，反相器Ia、Ib、Ic和Id分别连接至流出(drain)偏置电流的N型金属氧化物半导体(NMOS)晶体管Na、Nb、Nc和Nd，并且VCDL控制信号Vctrl被提供至NMOS晶体管Na、Nb、Nc和Nd的栅极。
[0082] VCDL控制信号Vctrl被提供至NMOS晶体管Na、Nb、Nc和Nd的栅极并控制NMOS晶体管Na、Nb、Nc和Nd的接通电阻。因此，由NMOS晶体管Na、Nb、Nc和Nd流出的电流受到控制，并且提供至反相器Ia、Ib、Ic和Id的偏置电流被调节，从而控制每个反相器的延迟。
[0083] 作为示例，当提供VCDL控制信号Vctrl以减小NMOS晶体管Na、Nb、Nc和Nd的导通电阻时，提供至反相器Ia、Ib、Ic和Id的偏置电流增加，并且每个反相器级的输出延迟减小，使得输入信号的延迟时间缩短。作为另一示例，当提供VCDL控制信号Vctrl以增加NMOS晶体管Na、Nb、Nc和Nd的导通电阻时，提供至反相器Ia、Ib、Ic和Id的偏置电流减小，并且每个反相器级的输出延迟增加，使得输入信号的延迟时间延长。
[0084] 因此，如果环路滤波器LF存储已经实现锁相的情况下的电压、进入睡眠状态、然后再次被激活，则该电压可被提供至电压控制延迟线VCDL。然后，电压控制延迟线VCDL以已经实现锁相的情况下的延迟时间进行操作。
[0085] 图13是示出根据本实施方式的DLL 3的操作的示意性时序图。参考图13，为了重启处于睡眠状态中的DLL 3，通过将VCDL激活信号VCDL_en转换至高电平来激活电压控制延迟线VCDL。根据示例性实施方式，提供开关控制信号Ccon，使得通过对环路滤波器LF充电而生成的VCDL控制信号Vctrl可被提供至电压控制延迟线VCDL。
[0086] 为了确保电压控制延迟线VCDL的重启时间，电压控制延迟线VCDL在经过VCDL重启延迟时间之后脱离睡眠状态。VCDL重启延迟时间可为参考信号CLKr的一个周期或更长的时间。电压控制延迟线VCDL在VCDL重启延迟时间内激活，并且由于VCDL控制信号Vctrl而将输入信号延迟与先前活动状态中相同的延迟时间。
[0087] 在由图13中的①表示的示例性实施方式中，可在VCDL重启延迟时间之后立即实现参考信号CLKr与输出信号CLKo之间的相位对准。根据由图13中的②表示的另一示例性实施方式中，与由①表示的示例性实施方式不同，由于包括电压控制延迟线VCDL的DLL 3的非理想特性，可能不能在重启延迟时间之后立即实现相位对准。然而，由于非理想特性引起的参考信号CLKr与输出信号CLKo之间的相位差很小。因此，可在参考信号CLKr和/或输出信号CLKo的一个周期内完成相位对准。
[0088] 在VCDL重启延迟时间之后，睡眠信号DLLsleep转换至低电平。相位检测器PD被激活，并且可检测到已经在参考信号CLKr与输出信号CLKo之间实现相位对准。当睡眠信号DLLsleep处于高电平时，相位检测器PD不生成误差信号。因此，睡眠信号DLLsleep保持在高电平，直到电压控制延迟线VCDL重启。
[0089] 第四示例性实施方式
[0090] 以下将参考附图描述根据本发明的第四示例性实施方式的数字DLL 4。为了清楚和简单描述，将省略与以上描述的示例性实施方式的描述相同或相似的描述，并且可参考先前实施方式的附图描述执行相同或相似功能的元件。
[0091] 图14是示出根据本实施方式的DLL 4的概览的框图。参考图14，数字DLL 4包括时间数字转换器TDC、数字环路滤波器DLF和数字转换延迟线DCDL。
[0092] 时间数字转换器TDC检测作为输入提供的参考信号CLKr与输出信号CLKo之间的相位差，并且输出作为与所检测的相位差对应的数字代码的误差代码d_err。
[0093] 数字环路滤波器DLF接收作为输入的误差代码d_err并生成用于控制数字控制延迟线DCDL的延迟时间的控制代码Dctrl。作为示例性实施方式，数字环路滤波器DLF包括具有β的增益、包括存储设备522(参见图7)、并且调整数字控制延迟线DCDL的延迟时间的积分路径520(参见图7)。
[0094] 存储在存储设备522中的信息与在根据本实施方式的DLL 4的睡眠状态之前已经实现相位对准的数字控制延迟线DCDL的延迟时间对应。在DLL 4进入睡眠状态之前，存储设备522对从积分路径520输出的信号进行采样并保持，从而可存储与已经实现相位对准的情况下的延迟时间对应的信息。因此，利用存储在存储设备522中的信息，能够恢复在睡眠状态之前已经实现相位对准的情况下的延迟信息。
[0095] 图15是本实施方式的DLL 4的框图，其示出数字控制延迟线DCDL的概览。参考图15，数字控制延迟线DCDL包括多个级联单元延迟元件D。单位延迟元件D中的每个延迟并输出作为输入提供的信号。由单位延迟元件D中的每个延迟并输出的信号作为输入被提供至多路复用器MUX。
[0096] DCDL激活信号DCDL_en被提供至数字控制延迟线DCDL以控制数字控制延迟线DCDL的激活，并且控制代码Dctrl被提供至多路复用器MUX，使得可选择并输出通过将参考信号CLKr延迟与控制代码Dctrl对应的延迟时间而获得的信号。因此，如果数字环路滤波器DLF存储已经实现相位对准的情况下的控制代码Dctrl、然后当在睡眠状态之后重启时输出所存储的控制代码Dctrl，则数字控制延迟线DCDL可将参考信号CLKr延迟与已经实现锁相的情况下的相同的时间，并且输出所延迟的参考信号CLKr。
[0097] 图16是根据本实施方式的DLL 4的示意性时序图。参考图16，为了重启睡眠状态中的DLL 4，数字控制延迟线DCDL通过将DCDL激活信号DCDL_en转换至高电平而激活。
[0098] 为了确保数字控制延迟线DCDL的重启时间，数字控制延迟线DCDL在经过DCDL重启延迟时间之后脱离睡眠状态。在图16中作为示例示出的实施方式中，DCDL重启延迟时间为参考信号CLKr的4.5个周期。然而，这仅为一个示例，并且DCDL重启延迟时间可比参考信号CLKr的4.5个周期长或比其短。
[0099] 数字控制延迟线DCDL在DCDL重启延迟时间内被激活，并且具有与已经实现相位对准的先前活动状态中相同的延迟时间。此时，在参考信号CLKr与输出信号CLKo之间实现相位对准。
[0100] 在由图16中的①表示的示例性实施方式中，可在DCDL重启延迟时间之后立即实现参考信号CLKr与输出信号CLKo之间的相位对准。根据由图16中的②表示的另一示例性实施方式中，与由①表示的示例性实施方式不同，由于包括数字控制延迟线DCDL的DLL 4的非理想特性，可能不能在重启延迟时间之后立即实现相位对准。然而，由于非理想特性引起的参考信号CLKr与输出信号CLKo之间的相位差很小。因此，可在参考信号CLKr和/或输出信号CLKo的一个周期内完成相位对准。
[0101] 在DCDL重启延迟时间之后，睡眠信号DLLsleep转换至低电平，使得时间数字转换器TDC可检测到已经在参考信号CLKr与输出信号CLKo之间实现相位对准。
[0102] 当根据现有技术的DLL在睡眠状态中重启时，进行多次迭代以使输出信号的相位与参考信号的相位对准。另一方面，根据本发明的示例性实施方式的DLL 3和DLL 4存储与已经实现相位对准的情况下的延迟时间对应的信息，并且在重启后使用所存储的信息执行相位对准。
[0103] 因此，减少了由DDL3和DLL 4进行的迭代次数，并且可快速地执行相位对准。此外，可以降低功率消耗。
[0104] 根据本发明的示例性实施方式，即使当PLL和/或DLL在睡眠状态和活动状态中交替地操作时，也能够在短锁定时间内执行频率校准和/或相位对准。此外，根据本发明的示例性实施方式，当PLL和/或DLL处于睡眠状态中时，PLL和/或DLL不需要进行操作，因此可以降低功率消耗。
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