技术领域
[0001] 本
发明涉及
存储器领域，尤其涉及一种具有全新读出方式的近亚阈值8管SRAM单元。
背景技术
[0002] 随着
物联网、医疗
电子、RFID等应用领域的兴起，大批量的无线传感
节点被广泛应用。这类节点的典型特点是需求数量大、系统体积小、性能要求低、功耗要求极高。在这类节点中，存储器占去了很大比例的功耗，因此降低存储器的功耗对整机功耗的降低有很大帮助。SRAM作为常用的存储器，被广泛地研究。为了最大程度地降低功耗，近亚阈值的设计开始兴盛起来。
[0003] 任意管子每次操作消耗的功耗为：
[0004]
[0005] 其中Ptransistor，Pdyn，Pshort，Pleak分别对应每个管子每次操作的整体功耗，动态功耗，
短路功耗和漏电功耗。假设整体
电路中包含N个管子，那么整体电路的功耗是N Ptotal。动态功耗与
电压成平方关系，静态功耗与电压成线性关系。在整体电路电压保持不变的情况下，可以使得N个管子中的某些管子不工作在全摆幅的电压VDD下，利用这种方法可以在原来低功耗的
基础上再降低功耗。假设不工作在VDD下的管子有M个，则整体电路的功耗为：
[0006] Ptotal＝MPtransistor1+(N-M)Ptransistor2，
[0007] 其中Ptransistor1是不工作在全摆幅VDD
下管子的功耗，Ptransistor2是工作在VDD下管子的功耗，与原来相比，功耗降低。其中由于动态功耗与VDD成平方关系，在降低部分中占主要比例，但静态功耗和短路功耗也会一定的降低。
[0008] 对于常规的6管存储单元而言，在近亚阈值区域下会出现各种问题，解决问题比较有效的方法之一是再加2个管子，把读操作隔离出来，组成8管存储单元。此单元在近亚阈值下可以进行操作，能有效降低功耗。但是随着技术的发展，对功耗又有了更高的要求，所以亟需一种能够在原来低功耗的基础上，再降低功耗同时保证功能正确性的存储器件。
发明内容
[0009] 本发明提供了一种亚阈值SRAM存储单元，该单元采用预放的读模式来降低功耗，其功耗有显著的降低。具体的，该电路包括：
[0010] 基本电路、单元数据读出电路、预放管电路以及改进的斯密特
反相器；所述基本电路的输出端连接单元数据读出电路的输入端，单元数据读出电路的输出端与预放管电路的输出相连，连接改进的斯密特反相器的输入端；其中，所述预放管电路包括第三NMOS管组成，其源端接地，栅端接预放控制
信号PREDIS，漏端接读出位线RBL。
[0011] 其中，所述基本电路包括第一反相器、第二反相器、第一写入管、第二写入管；其中，第一反相器的输出端分别连接第二反相器的输入端和第一写入管的输出端；第二反相器的输出端分别连接第一反相器的输入端和第二写入管的输出端；第一、第二写入管的输入端分别连接外部位线信号。
[0012] 其中，所述第一反相器包括第一PMOS管、第四NMOS管，第一PMOS管的源端连接
电源电压，第四NMOS管的源端接地；第一PMOS管的漏端和第四NMOS管的漏端相连作为第一反相器的输出，第一PMOS管、第四NMOS管的栅端连接第二反相器的输出。
[0013] 其中，所述第二反相器包括第二PMOS管、第五NMOS管，第二PMOS管的源端连接电源电压，第五NMOS管的源端接地；第二PMOS管的漏端和第五NMOS管的漏端相连作为第二反相器的输出，第二PMOS管、第五NMOS管的栅端连接第一反相器的输出。
[0014] 其中，所述第一写入管包括第六NMOS管，漏端连接写位线，栅端连接写
控制信号WWL，源端连接SRAM中的数据。
[0015] 其中，所述第二写入管包括第七NMOS管，漏端连接写位线非，栅端连接写控制信号WWL，源端连接SRAM中的数据。
[0016] 其中，所述单元数据读出电路包括第一、第二NMOS管，其中第一NMOS管的漏端接电源电压，栅端接基本电路的输出数据QB，源端接第二NMOS管漏端；第二NMOS管漏端接第一NMOS管源端，栅端接读选择信号RWL，源端接读位线RBL。
[0017] 其中，所述改进的斯密特反相器组包括第三、第四、第五PMOS管以及第八NMOS管，其中第三PMOS管源端接电源电压，漏端接第四PMOS管和第五PMOS管的源端；第四PMOS管源端和漏端分别接第三PMOS管的源端和第八NMOS管的漏端；第八NMOS管的源端接地；第五PMOS管的源端接第三PMOS管的漏端，栅端接第四PMOS管和第八NMOS管的漏端，漏端接地；第三PMOS管、第四PMOS管以及第八NMOS管的栅端接读出位线RBL。
[0018] 其中，第五PMOS管是反馈管，用以加强反相器中的NMOS管；第三NMOS管是预放管，用以使读出位线在闲时保持低电平。
[0019] 本发明提供的SRAM单元是目前已知的存储单元中，唯一一个采用预放的读模式来降低功耗的，而且这种模式是可以进行移植的；由于NMOS传输高电平的阈值损失，其动态功耗减小显著，同时静态功耗也有一定程度的降低；同时，这使得读出数据的摆幅不用到达全摆幅也可被识别。显著提高了SRAM性能。
附图说明
[0020] 通过阅读参照以下附图所作的对非限制性
实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
[0021] 图1是依照本发明实例实施的单个存储单元的结构及其功能仿真；
[0022] 图2是依照本发明实例实施的32个存储单元及
块读出电路；
[0023] 图3是32个单元1000次蒙特卡洛仿真图；
[0024] 图4是单个传统8管亚阈值存储单元；
[0025] 图5是改进的斯密特反相器；
[0026] 图6是图5中反相器的电压传输特性曲线；
[0027] 附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
[0028] 下面结合附图及本发明的具体实施例对本发明作进一步详细描述。需要理解的是，本发明并不局限于下述特定实施方式，本领域技术人员可以在所附
权利要求的范围内做出各种
变形或
修改。
[0029] 如图1所示，本发明提供了一种亚阈值存储电路，该结构包括：基本电路、单元数据读出电路、预放管电路以及改进的斯密特反相器；
[0030] 该电路包括：基本电路、单元数据读出电路、预放管电路以及改进的斯密特反相器；其中，基本电路的输出端连接单元数据读出电路的输入端，单元数据读出电路的输出端与预放管电路的输出相连，连接改进的斯密特反相器的输入端；其中，所述预放管电路包括第三NMOS管MN3，其源端接地，栅端接预放控制信号PREDIS，漏端接读出位线RBL。
[0031] 其中，所述基本电路包括第一反相器、第二反相器、第一写入管、第二写入管；其中，第一反相器的输出端分别连接第二反相器的输入端和第一写入管的输出端；第二反相器的输出端分别连接第一反相器的输入端和第二写入管的输出端；第一、第二写入管的输入端分别连接外部位线信号。
[0032] 其中，所述第一反相器包括第一PMOS管MP1、第四NMOS管MN4，第一PMOS管MP1的源端连接电源电压，第四NMOS管MN4的源端接地；第一PMOS管MP1的漏端和第四NMOS管MN4的漏端相连作为第一反相器的输出，第一PMOS管MP1、第四NMOS管MN4的栅端连接第二反相器的输出。
[0033] 其中，所述第二反相器包括第二PMOS管MP2、第五NMOS管MP5，第二PMOS管MP2的源端连接电源电压，第五NMOS管MN5的源端接地；第二PMOS管MP2的漏端和第五NMOS管MN5的漏端相连作为第二反相器的输出，第二PMOS管MP2、第五NMOS管MN5的栅端连接第一反相器的输出。
[0034] 其中，所述第一写入管包括第六NMOS管MN6，漏端连接写位线，栅端连接写控制信号WWL，源端连接SRAM中的数据。
[0035] 其中，所述第二写入管包括第七NMOS管MN7，漏端连接写位线非，栅端连接写控制信号WWL，源端连接SRAM中的数据。
[0036] 其中，所述单元数据读出电路包括第一、第二NMOS管MN1，MN2，其中第一NMOS管MN1的漏端接电源电压，栅端接基本电路的输出数据QB，源端接第二NMOS管MN2漏端；第二NMOS管MN2漏端接第一NMOS管MN1源端，栅端接读选择信号RWL，源端接读位线RBL。
[0037] 其中，所述改进的斯密特反相器组包括第三、第四、第五PMOS管MP3、MP4、MP5以及第八NMOS管MN8，其中第三PMOS管MP3源端接电源电压，漏端接第四PMOS管MP4和第五PMOS管MP5的源端；第四PMOS管MP4源端和漏端分别接第三PMOS管MP3的源端和第八NMOS管MN8的漏端；第八NMOS管MN8的源端接地；第五PMOS管MP5的源端接第三PMOS管MP3的漏端，栅端接第四PMOS管MP4和第八NMOS管MN8的漏端，漏端接地；第三PMOS管MP3、第四PMOS管MP4以及第八NMOS管MN8的栅端接读出位线RBL。
[0038] 其中，第五PMOS管MP5是反馈管，用以加强反相器中的NMOS管；第三NMOS管MN3是预放管，用以使读出位线在闲时保持低电平。
[0039] 通过改变控制信号RWL,WWL的输入，可以控制该存储单元实现保持功能、读功能或写功能。
[0040] 在本实施例中，第一反相器的初始输出值Q为低电平0，第二反相器的初始输出值QB为高电平1。
[0041] A.保持功能
[0042] 当控制信号RWL,WWL为低电平时，MN2被关断，电路实现保持功能。第一、第二反相器组成反馈环进行数据保存，形成保持电路。QB为“1”，则MN1打开，QBB电压上升，但是由于MN1传输高电平存在阈值损失，导致QBB的电压不是全摆幅的电源电压，所以MN2漏端的电压不是全摆幅的高电平。此时读位线上的预放管是打开的，读位线是低电平，即MN2源端接低电平，如此使得MN2两端的压差是小于电源电压的压差，所以MN2相比传统结构漏电减小。MN1在本发明中带来的导通
电流比传统结构带来的功耗要小，这种减小从单个单元而言，在绝对值上不是特别明显，但是当组成32个单元(如图2)，功耗的降低是非常明显。从表1知，本发明的静态功耗比传统的结构低7.56％。
[0043] 传统的8管SRAM单元，如图4所示，QB＝“1”，MN1被打开，使MN2源端为低电平，又因为MP3这个预充管打开，即MN2漏端是全摆幅电源电压，如此作用在MN2两端的电压是全摆幅电源电压，其漏电功耗比本发明中的漏电要大。
[0044] 表1.500mV下，32个本发明存储单元与传统存储单元功耗比较
[0045] 读Q＝0,QB＝1 漏电
传统预充的功耗 3.30e-08 7.80e-09
本发明的功耗 2.19e-08 7.21e-09
提高百分比 33.63％ 7.564％
[0046] B.读功能
[0047] 当控制信号WWL为低电平，RWL为高电平时，MOS管MN2导通，电路实现读功能。QB＝“1”，MN1导通。此时读位线上的电平是低电平，那么这就形成了从电源电压到读位线的导通通路，这条通路会消耗功耗。同样由于NMOS管传输高电平存在阈值损失，即使得读位线上的电平到达不了全摆幅的电源电压，根据公式 知单次读的功耗降低。
[0048] 在表1中，当QB＝“1”时读功耗的降低非常明显，达到了33.63％。但此时由于读位线上的高电平不是全摆幅的电平，会产生不稳定的问题，在传统电路中不被正确识别。而本发明很好地解决了这一问题。
[0049] 本发明采取的解决方法是，利用了在近亚阈值区域NMOS的导
电能力远强于PMOS的特性，使得反相器的电压传输特性曲线偏向低电平，同时再使用了改进的斯密特反相器，加强了这种偏移。图5是本发明中采用的改进的斯密特反相器，图6是这种反相器的在不同工艺
角下的电压传输特性曲线。从图6中知，即使在SNFP的工艺角下，电压传输特性曲线也向低电平偏移，这种特性保证了读位线上不是全摆幅的高电平也会被正确的识别。图3是采用了图5反相器后，32个单元读数据功能的蒙特卡洛功能仿真。从仿真结果看，采用了此种反相器保证了读出数据的正确性。基于以上仿真，本发明在保证读操作功能正确的前提下，对读功耗的降低是巨大的。
[0050] C.写功能
[0051] 当控制信号RWL为低电平，WWL为高电平时，MN6和MN7打开，电路实现写操作功能。因为Q为低电平，所以外部位线WBL为高电平，WBLB为低电平，MN6和MN7开启，相应的外部数据就会传给Q和QB，从而改变Q和QB原来的电平。
[0052] 本发明提供的SRAM单元是目前已知的存储单元中，唯一一个采用预放的读模式来降低功耗的，而且这种模式是可以进行移植的；在最坏的情况下，由于NMOS传输高电平的阈值损失，其动态功耗显著减小，静态漏电有一定程度的减小；同时，这使得读出数据的摆幅不用到达全摆幅也可被识别。显著提高了SRAM性能。
[0053] 以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在所附权利要求的范围内做出各种变形或修改。
