具有增强静电放电损坏保护的集成光电检测器
阅读：643发布：2021-02-23
专利汇可以提供具有增强静电放电损坏保护的集成光电检测器专利检索，专利查询，专利分析的服务。并且一种具有增强 静电放电 损坏保护的集成光电检测器，其包括输入 波导 ，接收光波；第一光电 二极管 ，形成在绝缘体上Si 基板 中并耦接至输入波导，第一 光电二极管 与第一p 电极 和第一n电极关联；第二光电二极管，与第二p电极和第二n电极关联地形成在绝缘体上Si基板中，第二p电极与第二n 电极形成 不大于几毫微微法拉的电容；第一电极和第二电极，布置在绝缘体上Si基板上，并经由第一金属层/第二金属层而连接至第一p电极/第一n电极及经由第一金属线/第二金属线连接至第二p电极/第二n电极，其中，以从第一电极/第二电极至第一p电极/第一n电极减小宽度 图案化 第一金属层/第二金属层。通过添加Si PD而产生增强的ESD保护且不影响Ge PD的高速性能。，下面是具有增强静电放电损坏保护的集成光电检测器专利的具体信息内容。
1.一种具有增强静电放电损坏保护的集成光电检测器，其特征在于，包括：
输入波导，所述输入波导形成在绝缘体上Si基板中以用于接收光波；
第一光电二极管，所述第一光电二极管形成在所述绝缘体上Si基板中并且耦接至所述输入波导，所述第一光电二极管与第一p电极和第一n电极相关联；
第二光电二极管，所述第二光电二极管与第二p电极和第二n电极相关联地形成在所述绝缘体上Si基板中，所述第二p电极与所述第二n电极形成不大于几毫微微法拉的电容；
第一电极和第二电极，所述第一电极和所述第二电极分别布置在所述绝缘体上Si基板上，所述第一电极/所述第二电极经由第一金属层/第二金属层而分别连接至所述第一p电极/所述第一n电极，并且经由第一金属线/第二金属线连接至所述第二p电极/所述第二n电极，其中，以从所述第一电极/所述第二电极至所述第一p电极/所述第一n电极减小的宽度来图案化所述第一金属层/所述第二金属层。
2.根据权利要求1所述的集成光电检测器，其特征在于，所述第一光电二极管是被配置为检测以高数据速率调制的光波的锗基光电二极管。
3.根据权利要求1所述的集成光电检测器，其特征在于，所述输入波导包括形成在所述绝缘体上Si基板中的硅或锗或氮化硅的材料以用于在其中传输所述光波。
4.根据权利要求2所述的集成光电检测器，其特征在于，所述锗基光电二极管包括在所述绝缘体上Si基板内图案化的p型硅基底以及形成为与所述p型硅基底重叠的本征锗块，所述p型硅基底经由第一掩模被部分植入以形成第一p++掺杂区域，并且所述本征锗块经由第二掩模被部分植入以形成第一n++掺杂区域。
5.根据权利要求4所述的集成光电检测器，其特征在于，所述第一p电极物理结合在所述第一p++掺杂区域上，并且所述第一n电极物理结合在所述第一n++掺杂区域上。
6.根据权利要求1所述的集成光电检测器，其特征在于，所述第二光电二极管是耦接至锗基光电二极管的硅基光电二极管，以提供±100V以上的静电放电损坏阈值。
7.根据权利要求6所述的集成光电检测器，其特征在于，所述硅基光电二极管包括与在所述绝缘体上Si基板内图案化的n型硅区域接合的p型硅区域，所述p型硅区域经由第三掩模被部分植入以形成第二p++掺杂区域，并且所述n型硅区域经由第四掩模被部分植入以形成第二n++掺杂区域。
8.根据权利要求1所述的集成光电检测器，其特征在于，所述第二p电极和所述第二n电极中的每一个制成为尺寸上小于所述第一p电极和所述第一n电极中的每一个。
9.根据权利要求2所述的集成光电检测器，其特征在于，所述第一电极和所述第二电极中的每一个制成为尺寸达到几十微米至几百微米，以足够用于形成与外部数字电路的焊接连接，从而用于输出由所述锗基光电二极管转换的电信号。
10.根据权利要求9所述的集成光电检测器，其特征在于，所述电信号维持所述光波的高数据速率。
11.根据权利要求1所述的集成光电检测器，其特征在于，所述第一p电极/所述第二p电极/所述第一n电极/所述第二n电极、所述第一电极/所述第二电极、所述第一金属层/所述第二金属层以及所述第一金属线/所述第二金属线经由统一图案化过程由单个金属层制成。
12.根据权利要求1所述的集成光电检测器，其特征在于，所述第一金属线/所述第二金属线包括几微米以下的细迹线，以用于最小化电容并且足以维持所述第一电极/所述第二电极与所述第二p电极/所述第二n电极之间的电连接。
13.一种具有增强静电放电损坏保护的集成光电检测器，其特征在于，包括：
锗光电二极管，所述锗光电二极管包括本征锗层，所述本征锗层形成在p型硅基底层上，所述p型硅基底层图案化在绝缘体上Si基板内，所述本征锗层包括第一n++掺杂区域，并且所述p型硅基底层包括第一p++掺杂区域；
硅光电二极管，所述硅光电二极管包括在所述绝缘体上Si基板内图案化的硅区域以形成与n型硅部分接合的p型硅部分，所述p型硅部分包括第二p++掺杂区域，并且所述n型硅部分包括第二n++掺杂区域；
第一金属层，所述第一金属层被图案化以包括耦接至所述第一p++掺杂区域的第一p电极、耦接至所述第二p++掺杂区域的第二p电极、通过所述第一金属层的具有减小宽度的一部分连接至所述第一p电极且通过第一迹线连接至所述第二p电极的第一电极；
第二金属层，所述第二金属层被图案化以包括耦接至所述第一n++掺杂区域的第一n电极、耦接至所述第二n++掺杂区域的第二n 电极、通过所述第二金属层的具有减小宽度的一部分连接至所述第一n电极且通过第二迹线连接至所述第二n电极的第二电极；
其中，所述硅光电二极管以不大于几毫微微法拉的电容以及大约±100V的增强ESD阈值与所述锗光电二极管并联电耦接。
具有增强静电放电损坏保护的集成光电检测器
技术领域
[0001] 本实用新型涉及一种高速光电电信设备。更具体地，本实用新型提供具有提高的静电放电损坏阈值的集成光电检测器及其制造方法。
背景技术
[0004] 根据本实用新型的一个实施方式，提供一种具有增强静电放电损坏保护的集成光电检测器，包括：输入波导，所述输入波导形成在绝缘体上Si(SOI)基板中以用于接收光波；第一光电二极管，所述第一光电二极管形成在所述绝缘体上Si基板中并且耦接至所述输入波导，所述第一光电二极管与第一p电极和第一n电极相关联；第二光电二极管，所述第二光电二极管与第二p电极和第二n电极相关联地形成在所述绝缘体上Si基板中，所述第二p电极与所述第二n电极形成不大于几毫微微法拉的电容；第一电极和第二电极，所述第一电极和所述第二电极分别布置在所述绝缘体上Si基板上，所述第一电极/所述第二电极经由第一金属层/第二金属层而分别连接至所述第一p电极/所述第一n电极，并且经由第一金属线/第二金属线连接至所述第二p电极/所述第二n电极，其中，以从所述第一电极/所述第二电极至所述第一p电极/所述第一n电极减小的宽度来图案化所述第一金属层/所述第二金属层。
[0005] 其中，所述第一光电二极管是被配置为检测以高数据速率调制的光波的锗基光电二极管。
[0007] 其中，所述锗基光电二极管包括在所述绝缘体上Si基板内图案化的p型硅基底以及形成为与所述p型硅基底重叠的本征锗块，所述p型硅基底经由第一掩模被部分植入以形成第一p++掺杂区域，并且所述本征锗块经由第二掩模被被部分植入以形成第一n++掺杂区域。
[0008] 其中，所述第一p电极物理结合在所述第一p++掺杂区域上，并且所述第一n电极物理结合在所述第一n++掺杂区域上。
[0009] 其中，所述第二光电二极管是耦接至锗基光电二极管的硅基光电二极管，以提供±100V以上的静电放电损坏阈值。
[0010] 其中，所述硅基光电二极管包括与在所述绝缘体上Si基板内图案化的n型硅区域接合的p型硅区域，所述p型硅区域经由第三掩模被部分植入以形成第二p++掺杂区域，并且所述n型硅区域经由第四掩模被部分植入以形成第二n++掺杂区域。
[0011] 其中，所述第二p电极和所述第二n电极中的每一个制成为尺寸上小于所述第一p电极和所述第一n电极中的每一个。
[0013] 其中，所述电信号维持所述光波的高数据速率。
[0014] 其中，所述第一p电极/所述第二p电极/所述第一n电极/所述第二n电极、所述第一电极/所述第二电极、所述第一金属层/所述第二金属层以及所述第一金属线/所述第二金属线经由统一图案化过程由单个金属层制成。
[0015] 其中，所述第一金属线/所述第二金属线包括几微米以下的细迹线，以用于最小化电容并且足以维持所述第一电极/所述第二电极与所述第二p电极/所述第二n电极之间的电连接。
[0016] 根据本实用新型的另一个实施方式，提供一种具有增强静电放电损坏保护的集成光电检测器，包括：锗光电二极管，所述锗光电二极管包括本征锗层，所述本征锗层形成在p型硅基底层上，所述p型硅基底层图案化在绝缘体上Si(SOI)基板内，所述本征锗层包括第一n++掺杂区域，并且所述p型硅基底层包括第一p++掺杂区域；硅光电二极管，所述硅光电二极管包括在所述绝缘体上Si基板内图案化的硅区域以形成与n型硅部分接合的p型硅部分，所述p型硅部分包括第二p++掺杂区域，并且所述n型硅部分包括第二n++掺杂区域；第一金属层，所述第一金属层被图案化以包括耦接至所述第一p++掺杂区域的第一p电极、耦接至所述第二p++掺杂区域的第二p电极、通过所述第一金属层的具有减小宽度的一部分连接至所述第一p电极且通过第一迹线连接至所述第二p电极的第一电极；第二金属层，所述第二金属层被图案化以包括耦接至所述第一n++掺杂区域的第一n电极、耦接至所述第二n++掺杂区域的第二n电极、通过所述第二金属层的具有减小宽度的一部分连接至所述第一n电极且通过第二迹线连接至所述第二n电极的第二电极；其中，所述硅光电二极管以不大于几毫微微法拉的电容以及大约±100V的增强ESD阈值与所述锗光电二极管并联电耦接。
[0017] 利用基于Ge PD与Si PD并联集成在相同基板上的本实用新型，可实现许多益处。添加的Si PD的更高ESD阈值有助于提高集成光电二极管的ESD保护能力。通过添加的Si PD而引入的小电容(其处于几毫微微法拉范围中并且低于用于ESD保护的传统齐纳二极管几个数量级)、通过添加的Si PD而产生的增强ESD保护不对Ge PD的高速性能产生影响。此外，Si基与Ge基PN结光电二极管可以以统一过程容易地制作在SOI基板上以形成各种集成硅光子电路。
附图说明
附图说明
[0018] 图1示出具有齐纳二极管的传统ESD保护电路图的实例。
[0019] 图2是根据本实用新型的实施方式的简化ESD保护电路图。
[0020] 图3是根据本实用新型的实施方式的集成光电检测器的简化示图，其中，集成光电检测器具有制造在相同基板上的Si PD和Ge PD。
[0021] 图4示出仅具有单个Ge PD的多个样品的人体模型ESD测试结果。
[0022] 图5示出根据本实用新型的实施方式的Ge PD与Si PD并行集成的多个样品的人体模型ESD测试结果。
[0023] 图6A是根据本实用新型的另一实施方式的集成光电检测器的简化示图，其中，集成光电检测器具有制造在相同基板上的Si PD和Ge PD。
[0024] 图6B是沿着跨越图6A的Ge PD的AA’的截面图。
[0025] 图6C是沿着跨越图6A的Si PD的BB’的截面图。
具体实施方式
[0026] 本实用新型涉及高速光电电信设备。更具体地，本实用新型提供具有提高的静电放电损坏阈值的集成光电检测器及其制造方法。仅通过实例，本实用新型公开一种集成光电检测器以及用于通过将Si光电二极管与制造在相同SOI基板上的Ge光电二极管并联耦接来形成该集成光电检测器的方法，该集成光电检测器具有大约100V的ESD阈值将以用于高速数据通信，但是其他应用也是可行的。
[0027] 在具体实施方式中，本实用新型提供具有增强静电放电损坏(ESD)保护的集成光电检测器。该集成光电检测器包括输入波导，该输入波导形成在绝缘体上Si(SOI)基板中以用于接收光波。该集成光电检测器另外包括第一光电二极管，该第一光电二极管形成在SOI基板中并且耦接至输入波导。该第一光电二极管与第一p电极和第一n电极相关联。此外，该集成光电检测器包括第二光电二极管，该第二光电二极管形成在SOI基板中并与第二p电极和第二n电极相关联，该第二p电极与第二n电极形成不大于几毫微微法拉的电容。此外，该集成光电检测器包括第一电极和第二电极，该第一电极和第二电极分别布置在SOI基板上。第一电极/第二电极经由第一金属层/第二金属层而分别连接至第一p电极/第一n电极，并且经由第一金属线/第二金属线连接至第二p电极/第二n电极，其中以从第一电极/第二电极至第一p电极/第一n电极减少的宽度图案化第一金属层/第二金属层。
[0028] 在另一具体实施方式中，本实用新型提供具有增强静电放电损坏(ESD)保护的集成光电检测器。该集成光电检测器包括锗光电二极管，该锗光电二极管包括形成在图案化在绝缘体上Si(SOI)基板内的p型硅基底层上的本征锗层。该本征锗层包括第一n++掺杂区域，并且该p型硅基底层包括第一p++掺杂区域。此外，该集成光电检测器包括硅光电二极管，该硅光电二极管包括图案化在SOI基板内的硅区域以形成与n型硅部分接合的p型硅部分。该p型硅部分包括第二p++掺杂区域，并且该n型硅部分包括第二n++掺杂区域。此外，该集成光电检测器包括第一金属层，该第一金属层被图案化以包括耦接至第一p++掺杂区域的第一p电极、耦接至第二p++掺杂区域的第二p电极、通过具有减少宽度的第一金属层的一部分连接至第一p电极且通过第一迹线连接至第二p电极的第一电极。此外，该集成光电检测器包括第二金属层，该第二金属层被图案化以包括耦接至第一n++掺杂区域的第一n电极、耦接至第二n++掺杂区域的第二n电极、通过具有减小宽度的第二金属层的一部分连接至第一n电极且通过第二迹线连接至第二n电极的第二电极。该硅光电二极管以不大于几毫微微法拉的电容以及大约±100V的增强ESD阈值，与锗光电二极管并联电耦接。
[0029] 利用基于Ge PD与Si PD并联集成在相同基板上的本实用新型，可实现许多益处。添加的Si PD的更高ESD阈值有助于提高集成光电二极管的ESD保护能力。通过添加的Si PD而引入的小电容(其处于几毫微微法拉范围中并且低于用于ESD保护的传统齐纳二极管几个数量级)、通过添加的Si PD而产生的增强ESD保护不对Ge PD的高速性能产生影响。此外，Si基与Ge基PN结光电二极管可以以统一过程容易地制作在SOI基板上以形成各种集成硅光子电路。
[0030] 图2是根据本实用新型的实施方式的简化ESD保护电路图。该图仅是实例，该实例不应过度限制权利要求的范围。本领域的技术人员会认识到很多变形、替换以及修改。如示出的，硅光电二极管(Si PD)与锗光电二极管(Ge PD)并联电连接，以形成具有改进的静电放电损坏(ESD)保护的集成光电检测器。具体地，Si PD以相同相位与Ge PD连接，即，Si PD和Ge PD的p节点(或p掺杂区域)都连接至一个共用节点。它们的n节点(或n掺杂区域)连接至另一共用节点。Si PD本身具有比Ge PD低得多的暗电流和高得多的ESD阈值。因此，Si PD与Ge PD的并联连接将不影响Ge PD的泄漏性能。泄漏性能仍限于集成光电检测器内的Ge PD。此外，Si PD仅将处于～毫微微F级别的微小电容添加至集成光电检测器。当集成光电检测器实现为硅光子集成电路以用于高速通信应用时，该超小额外电容不影响Ge PD的高速性能。
[0031] 在实施方式中，Si PD和Ge PD制造在相同基板上。对于在硅光子设备中的特定应用，绝缘体上硅(SOI)基板是基板的优选选择。Si光电二极管是硅光子电路上的天然部件。Ge与Si相似，但存在微小的晶格失配。Ge PD具有高速性能的优势，并且可通过与硅过程相似的过程形成。因此，Ge PD变成用于与Si PD集成以形成高速集成光电检测器的领先候选项。图3是根据本实用新型的实施方式的集成光电检测器的简化示图，其中，Si PD和Ge PD都制造在相同基板上。该图仅是实例，该实例不应过度限制权利要求的范围。本领域的技术人员会认识到很多变形、替换以及修改。如示出的，通过使高速Ge PD 310与Si PD 320电并联集成而在基板301上制造高速集成光电检测器300。具体地，Ge PD 310包括PN结并且具有耦接至Ge PD 310的p型掺杂区域的第一p电极310a以及耦接至Ge PD 310的n型掺杂区域的第二n电极310b。类似地，Si PD 320也具有耦接至Si PD 320的p型掺杂区域的第二p电极
320a以及耦接至Si PD 320的n型掺杂区域的第二n电极320b。第一p电极310a和第一n电极
310b都用作与Ge PD 310相关联的第一电容器的两个端子。第二p电极320a和第二n电极
320b都用作与Si PD 320相关联的第二电容器的两个端子。第二p电极320a和第二n电极
320b的尺寸制作为相对于第一p电极310a和第一n电极310b的尺寸较小，以保持第二电容器的电容较小。在具体实施方式中，与Si PD 320相关联的第二电容器的电容保持不大于几毫微微法拉。这是为了最小化Ge PD 310对光电检测的影响。
320a以及耦接至Si PD 320的n型掺杂区域的第二n电极320b。第一p电极310a和第一n电极
310b都用作与Ge PD 310相关联的第一电容器的两个端子。第二p电极320a和第二n电极
320b都用作与Si PD 320相关联的第二电容器的两个端子。第二p电极320a和第二n电极
320b的尺寸制作为相对于第一p电极310a和第一n电极310b的尺寸较小，以保持第二电容器的电容较小。在具体实施方式中，与Si PD 320相关联的第二电容器的电容保持不大于几毫微微法拉。这是为了最小化Ge PD 310对光电检测的影响。
[0032] 在一些实施方式中，集成光电检测器300包括分别于布置在基板301上的两个分离位置上的第一电极315和第二电极316。在实施方式中，第一电极315和第二电极316以具有几十微米和几百微米的相对大的尺寸形成，以足够用于形成用于结合(bound，固定)电线的焊料凸块以便与外部电路连接(以用于电信)。在另一实施方式中，第一电极315用作负极，并且第二电极316用作正极，以用于输出自Ge PD 310检测的光波所携带的光信号转换的电信号。可选地，光波以高数据速率(诸如，40Gbit/s)预调制，并且相应地，Ge PD 310能够以高速度检测光信号并且转换为维持高数据速率的电信号。在又一个实施方式中，第一电极315物理连接至第一p电极310a和第二p电极320a，第二电极316物理连接至第一n电极310b和第二n电极320b，以用于将Si PD 320并联电耦接至Ge PD 310，以用于增强静电放电损坏保护。
[0033] 在实施方式中，集成光电检测器包括制造在相同基板301中的输入波导305。Ge PD 310与输入波导305直接耦接，以用于接收携带高数据速率光信号的光波。该输入波导305可通过硅、锗、氮化硅或其他硅化合物中的一种材料制成。当然，输入波导305能够与光源、调制器并且可选地，复用器/多路分配器或光电通信系统中的其他光学网络部件连接。它仅仅是使用Ge PD来监控或测量与多个硅光子电路相关联的光功率以用于高速电信应用的光电设备的实例。
[0034] 在一些其他实施方式中，第一电极315、第一p电极310a、第二p电极320a中的部分或全部通过形成叠置在基板301上的金属层并将其图案化为分离电极的单个过程形成，基板301包括Ge PD 310和Si PD 320。替换地，第二电极316、第一n电极310b、第二n电极320b中的部分或全部通过形成叠置在基板301上的金属层并将其图案化为分离电极的单个过程形成，基板301包括Ge PD 310和Si PD 320。在实施方式中，所有那些电极通过单个金属化过程形成，该金属化过程可选地包括图案化、掩模、沉积或蚀刻与基板301、Ge PD 310和Si PD 320部分重叠的金属层的一定厚度。金属层可通常使用铜、铝、锡、铅或诸如导电氧化物的其他良好导体材料。
[0035] 参考图3，在上一部分提及的第一金属层可被图案化以具有：第一部分351，该第一部分配置有减小宽度以便将第一电极315连接至第一p电极310a；以及第二部分352，该第二部分被配置为细迹线以便将第一电极315连接至第二p电极320a。类似地，第二金属层被图案化以具有：第三部分361，该第三部分配置有减小宽度以便将第二电极316连接至第一n电极310b；以及具有第四部分362，该第四部分配置为细迹线以便将第二电极316连接至第二n电极320b。
[0036] 细迹线352/362是第一金属层/第二金属层的一部分，该一部分足够用于进行第一电极/第二电极与Si PD 320的第二p电极320a/第二n电极320b之间的电传导但是以小至几微米或更小的宽度制成，使得它为Si PD 320贡献忽略不计的电容。总体地，针对第二p电极320a/第二n电极320b中的每一个设置有小尺寸以及结合p型掺杂区域与n型掺杂区域的小的Si PD基块，Si PD 320将超小(例如，几毫微微法拉)电容添加至集成光电检测器300。该超小电容基本不对Ge PD 310所涉及的高速光子检测造成影响。然而，在使用用于ESD保护的齐纳二极管的传统方法中，齐纳的电容为微微法拉范围的更大几个数量级。这就是齐纳二极管为什么不适用于支持高速光学电信应用的至少一个原因。
[0037] 对于具有ESD保护电路的任意半导体器件，需要确保它们的有效性和可靠性满足工业标准。选择各种ESD测试方案来执行和使电路符合要求。例如，由于来自人类的放电，人体模型(HBM)方案模拟ESD。人被视为ESD的主要来源，并且HBM是描述ESD事件的常用模型。图4示出仅具有单个Ge PD的多个样品的HBM ESD测试结果。如示出的，绘制了针对具有单个Ge PD的总共七个样品所收集的二极管泄漏暗电流数据。七个样品中的两个样品保持作为固定无ESD条件下的控制样品。其余五个样品经受不同的ESD测试条件，包括-50V测试电压、+50V测试电压以及±100V测试电压。示出了几乎所有样品在-50V和+50V ESD测试之后显示出泄漏暗电流的至少10倍的增加，这为需要具有改进ESD保护性能的改进高速光电二极管提供了依据。针对单个Ge PD的ESD阈值的粗略估计几乎不超过±50V(至少在HBM ESD测试方案下)。
[0038] 图5示出根据本实用新型的实施方式的多个样品的HBM ESD测试结果，其中，Ge PD与Si PD并联集成。该图仅是实例，该实例不应过度限制权利要求的范围。本领域的技术人员会认识到很多变形、替换以及修改。如示出的，提供针对Ge PD与Si PD并联集成(参见图2和图3)的总共七个样品所收集的二极管泄漏暗电流数据。七个样品中的两个样品保持作为固定无ESD条件下的控制样品。在-50V、+50V以及±100V ESD测试电压下，测试和测量其他五个样品的对应泄漏暗电流。图5中的数据表示在执行-50V和+50V ESD测试之后，由于通过集成光电二极管300中的Si PD所引入的增强保护(参见图3)，泄漏暗电流基本保持在相同水平。只有在ESD测试电压增加至±100V之后，才看到穿过集成光电二极管的泄漏暗电流的显著增加。针对Ge PD并联连接至Si PD的集成光电二极管，ESD阈值的粗略估计大约在±100V，其相对于单个Ge PD的情况，提高了2倍。
[0039] 图6A是根据本实用新型的另一实施方式的集成光电检测器的简化示图，其中，Si PD和Ge PD制造在相同基板上。如示出的，在单个基板601上制造Ge PD 610和Si PD 620。基板601是在位于硅晶片基板上的BOX绝缘层上具有硅层的绝缘体上Si(SOI)基板。参考图6A，Ge PD 610包括通过将SOI基板601的硅层图案化为有限尺寸而形成的硅基块611。可执行掺杂过程以使得硅基块611具有p型掺杂特性。可使用植入掩模来执行掺杂过程以便仅掺杂上方区域。在硅基块611上，可通过沉积基本无掺杂杂质的本征Ge而形成锗层613。尽管Ge与Si之间存在晶格失配，但是可形成一定厚度的应变Ge层。可选地，在处理过程中，可形成Ge-Si合金。
[0040] 在一些实施方式中，在硅基块611上，可进行掺杂过程以便在硅基块611的一部分中形成p++掺杂区域。可选地，p++掺杂区域612形成在硅基块611的一部分上。可选地，p++掺杂区域612形成在硅基块611的两个部分上，这两个部分通过本征Ge层613分离。此外，可进行另一掺杂过程以便在本征Ge层613内形成n++掺杂区域614。可通过使用具有对应p型杂质和n型杂质的掩模植入来执行所有掺杂过程。p++掺杂区域612的深度可与硅基块611的整体厚度一样深。n++掺杂区域614的深度被控制为小于本征Ge层613的总厚度。因此，PIN结形成作为Ge PD 610的核心结构，Ge PD 610具有位于硅基块611中的p++掺杂区域612处的p节点、本征Ge层613处的本征区域以及n++掺杂区域614处的n节点。此外，p电极610a可形成为与PIN结的p节点的至少部分顶部重叠，并且n电极610b可形成在PIN结的n节点的顶部上。在沿着图6A的切割线AA’的截面图的图6B中，进一步示出Ge PD 610的结构。
[0041] 再次参考图6A，Si PD 620还通过将SOI基板601的原始硅层图案化为有限尺寸并执行掩模植入而形成，以获得包含与n型掺杂区域622接合的p型掺杂区域621的基块。可选地，用于Si PD 620的基块被制成为相对于用于Ge PD 610的硅基块611更小。可选地，可使用掩模植入执行另一掺杂过程以便在p型掺杂区域621内形成p++掺杂区域623，并且分离地在n型掺杂区域622内形成n++掺杂区域624。因此，PN结形成作为用于Si PD 620的核心结构，Si PD 620具有位于p++掺杂区域623处的p节点以及n++掺杂区域624处的n节点。此外，p电极620a可形成为与PN结的p节点的至少部分顶部重叠，并且n电极620b可形成在PN结的n节点的顶部上。在沿着图6A的切割线BB’的截面图的图6C中，进一步示出Si PD 620的结构。
[0042] 在替代实施方式中，提供用于制造具有增强静电放电损坏(ESD)保护的集成光电检测器的方法，并且以下通过参考图3以及图6A、图6B和图6C具体示出该方法。该方法包括：在基板上(例如，在硅晶片基板或绝缘体上硅(SOI)基板上)形成锗光电二极管。SOI基板通常用于形成集成光电设备，其包括光电二极管、平面波导、金属电极等。当在SOI基板内经由一系列图案化、掺杂、沉积、掩模、植入或蚀刻步骤进行处理时，锗光电二极管被配置为与第一p电极相关联的PIN结器件，第一p电极通过本征区域与第一n电极分离。
[0043] 此外，该方法包括在相同基板上形成硅光电二极管。该硅光电二极管被配置为以大致相似的图案化、掩模、植入或蚀刻过程，与锗光电二极管一起形成在SOI基板上，以作为与第二p电极和第二n电极相关联的PN结器件。第二p电极和第二n电极都制成为基本小于第一p电极和第一n电极以提供几毫微微法拉的超小电容，使得最小化其对Ge光电二极管的影响。
[0044] 此外，该方法包括：分别在远离Ge PD和Si PD的两个分离位置处，在SOI基板上分离形成第一电极和第二电极。可选地，第一电极和第二电极制成为相对大于Ge PD或Si PD中的p电极或n电极。在实例中，第一电极和第二电极具有几十微米或几百微米的横向尺寸。该尺寸足够大以用于形成用于实现导线连接的焊料凸块。此外，该方法使用第一金属层，该第一金属层被图案化为包括具有减小宽度的第一部分以便将第一电极连接至Ge PD中的第一p电极以及具有细迹线的第二部分以便将第一电极连接至Si PD中的第二p电极。类似地，该方法使用第二金属层，该第二金属层被图案化以包含具有减小宽度的第三部分以便将第二电极连接至Ge PD中的第一n电极以及具有细迹线的第四部分以便将第二电极连接至Si PD中的第二n电极。
[0045] 可选地，第一金属层和第二金属层是形成在SOI基板上的相同金属层(包括如形成的Ge PD和Si PD)，该相同金属层随后被图案化以具有用于连接相应电极的对应部分。可选地，细迹线被制成几微米或更小的显著较小的宽度，以最小化其对与Si PD相关联的超小电容的贡献。这些连接使得Si PD并联电耦接至Ge PD，即，Ge PD的第一p电极连接至Si PD的第二p电极，并且Ge PD的第一n电极连接至Si PD的第二n电极。Si PD并联连接至Ge PD为集成光电检测器提供增强ESD保护，因为Si PD固有地具有更高的ESD阈值。同时，Si PD具有较低暗电流，以便不影响Ge PD泄漏性能。Si PD的超小电容保持Ge PD的高速性能，以用于将光波转换为电信号。
[0046] 可选地，Ge PD的PIN结包括形成在SOI基板的硅层中的第一Si基块。第一Si基块可通过从硅层掩模和蚀刻为有限横向尺寸而形成，有限横向尺寸取决于Ge PD的设计。通过将p型杂质植入至块中来进一步掺杂第一Si基块以具有p型特性。此外，PIN结包括本征Ge层，该本征Ge层通过掩模和沉积至一定厚度而形成在(p型)第一Si基块的部分顶部上，其中由于Si与Ge之间的微小晶格失配而产生应力。此外，PIN结包括额外掺杂过程，以便在p型Si基块内形成第一p++掺杂区域并且在本征Ge层内形成第一n++掺杂区域。可选地，使用掩模植入来执行掺杂过程。可选地，第一p++掺杂区域的深度不被具体限制，但是可延伸至p型Si基块的总厚度。但是，第一n++掺杂区域的深度仅限于本征Ge层的部分厚度，这在p型Si基块上方留下本征Ge材料的有限间隙。可选地，第一p++掺杂区域可形成在第一p型Si基块的通过由本征Ge层覆盖的部分分离的两侧上。可选地，第一p++掺杂区域形成在第一Si基块的单个部分上。
[0047] 可选地，第一p电极形成为与Ge PD的PIN结的第一p++掺杂区域(多个第一p++掺杂区域)直接耦接，并且第一n电极形成为与第一n++掺杂区域直接耦接。
[0048] 可选地，Si PD的PN结包括在SOI基板中类似形成的第二Si基块，其通过图案化、蚀刻或其他过程而形成为具有小于第一Si基块的有限横向尺寸。第二Si基块与第一Si基块分离。此外，对第二Si基块执行掺杂过程以具有与n型部分接合的p型部分。此外，通过执行另一掺杂过程以便将更多p型杂质植入至p型部分的部分区域中以形成第二p++掺杂区域，并且将更多n型杂质植入至n型部分的部分区域中以形成第二n++掺杂区域，来形成PN结。可选地，第二p++掺杂区域或第二n++掺杂区域的深度不被具体限制，但是可延伸至第二Si基块的总厚度。
[0049] 可选地，第二p电极形成为与Ge PD的PIN结的第二p++掺杂区域(多个第二p++掺杂区域)直接耦接，并且第二n电极形成为与第二n++掺杂区域直接耦接。
[0050] 可选地，该方法包括：形成耦接至Ge PD的输入波导以用于接收携带以高数据速率调制的光信号的光波。Ge PD的高速性能能够将这些光信号转换为维持高数据速率的电信号。电信号经由第一电极(作为负极)和第二电极(作为正极)输出至与高速光电通信网络相关联的外部电路。
[0051] 可选地，第一金属层/第二金属层通过图案化金属材料(包括从铜、铝、锡、铅或在硅光子设备中使用的其他材料中选择的典型导电材料)的单层形成。图案化过程导致以从具有扩展宽度的第二节点区域到(更小宽度的)第一节点区域的减小宽度的形状，从第一金属层/第二金属层的天然部分中形成第一中间部分/第二中间部分。类似地，第一迹线/第二迹线包括通过图案化第一金属层/第二金属层中的天然部分而形成的具有几微米或更小的宽度的细导线。
[0052] 可选地，该方法包括：组合配置第三节点区域和第六节点区域加上第二本征区域的尺寸、距离和位置，以便有效提供具有有限的不大于几毫微微法拉的电容值的电容器。硅光电二极管的负极和正极的小尺寸以及用于与外部电流/电压源连接的细的第一迹线/第二迹线是这种小电容的限制因素，其对于不影响锗光电二极管所指定的高速光学电信是重要的。
[0053] 可选地，该方法包括：配置第二p掺杂区域和第二n掺杂区域的掺杂水平和第二本征区域的尺寸，以获得与硅光电二极管相关联的大约±100V的ESD阈值。与单独的锗光电二极管相比，这几乎将ESD阈值提高了2倍，提供增强ESD保护。
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