低成本、小型化、高效率和高性能是决定当今消费性电子产品成败的关 键性因素。也即是，消费者更倾向于低成本、小型化、高性能和高效率的电 子产品。节能且高性能的产品需要利用诸如开关模式电压调整器之类的集成 电路去有效地传导大量的电能。低成本要求半导体集成电路采用简单且较少 的工艺步骤，这样每个单位的制造成本就会降低。小型化的要求促使集成电 路向着在一个半导体芯片内部使用最少量硅片区域的方向发展。这几年，提 高成本/尺寸/性能要求的努力已经证明，传统的电路构造及其制造方法可能 已经达到了它们在性能上的极限。在尝试实现成本/尺寸/性能要求时，维持 相同的电路构造和设计布局只会提高成本，并且不能达到令人满意的效果。
参看图1A，示出连接负载(RL)160的传统开关模式电压调整器100电 路示意图。通常，传统开关模式电压调整器的电路100的构造和设计布局包 括栅极驱动模块101、开关电路模块110、自举驱动充电电路模块(boot strap charging circuit block)120。这些模块都作为分立组件而被分别布置在半导体 裸片内。开关电路模块110进一步包括上端(high-side)功率金属氧化物场 效应晶体管(MOSFET)开关102和下端(low-side)功率金属氧化物场效应 晶体管(MOSFET)开关103。传统开关模式电压调整器电路100的开关输 出SW随后连接于输出滤波器150和自举驱动充电模块120。
更具体地说，栅极驱动电路模块101包括上端栅极驱动电路101HS和下 端栅极驱动电路101LS。上端栅极驱动电路101HS串联连接于开关电路模块 110的上端功率MOSFET开关102，下端栅极驱动电路101LS连接于开关电 路模块110的下端功率MOSFET开关103。上端栅极驱动电路101HS的输入 端接收用以驱动上端功率MOSFET开关102的反相驱动信号PWM。相应地， 在输入为逻辑低电平时，上端栅极驱动电路101HS把自举驱动电源节点(VBST) 101U连接到上端功率MOSFET开关102的栅极；而在输入为逻辑高电平时， 上端栅极驱动电路101HS把上端功率MOSFET开关102的栅极连接到其源极 和开关节点(SW)101SW。下端栅极驱动电路101LS的输入端接收用以驱动 下端功率MOSFET开关103的驱动信号PWM。相应地，在输入为逻辑低电 平时，下端栅极驱动电路101LS把电源电压VCC连接到下端功率MOSFET开 关103的栅极；而在输入为逻辑高电平时，下端栅极驱动电路101LS把下端 功率MOSFET开关103的栅极连接到其源极和电气地110G。
继续描述传统开关模式电压调整器电路100的电路构造。将上端功率 MOSFET开关102的漏极连接到未调整的输入电压VIN，而其源极在开关节 点(SW)101SW处与下端功率MOSFET开关103的漏极连接。下端功率 MOSFET开关103的源极连接于电气地110G。
再参阅图1A中的传统电路构造，输出滤波器150包括与输出电容(COUT) 152连接的电感151。电感151的第一端连接在开关节点101SW，第二端连 接于输出电容(GOUT)152以形成现有技术的开关模式电压调整器100的输 出端161。输出电容(COUT)152的另一端连接在电气地110G和下端功率 MOSFET开关103的源极端。
最后，如图1A所示的传统电路构造，自举驱动充电电路模块120包括 二极管(D1)121、自举电容(CBOOT)122。二极管(D1)121的阳极端连接 到电源电压VCC 123，其阴极端在上拉节点(pull-up node)101U处与自举电 容(CBOOT)122的一端连接。电容(CBOOT)122另一端连接于开关节点(SW) 101SW。
运行时，在上端栅极驱动电路101HS的输入端，上端MOSFET开关102 接收反相驱动信号PWM。相应地，上端功率MOSFET开关102根据驱动信 号PWM的电压电平而导通或者关断。与此同时，下端功率MOSFET开关因 为下端栅极驱动电路101LS接收相反的驱动信号PWM而处于关断状态。上 端功率MOSFET开关的导通和下端功率MOSFET开关的关断使得开关节点 (SW)101SW连接到输入电压VIN。相反地，下端功率MOSFET开关的导 通和上端功率MOSFET开关的关断使得开关节点(SW)101SW连接到电气 地110G。在开关模式调整器中，上端和下端功率MOSFET开关的导通和关 断周期明显高于由电感151和电容152组成的滤波器的滤波频率。因此，输 出端(VOUT)161的电压是输入电压VIN和PWM信号的占空比的时间平均 (time average)。电感电流IL上升和下降的结果产生了负载(RL)160上可 见的平均输出电压VOUT。因此，输出端161上的输出电压VOUT与输入电压 VIN、以及与脉冲宽度调制信号PWM的占空比或频率成正比。自举驱动充电 电路120保证上端栅极驱动电路101HS能接收电压，以导通/关断上端功率 MOSFET开关102。
上述传统开关模式电压调整器100的电路构造只能用来传导一定容量的 电流和功率。在这个局限性下，传统开关模式电压调整器100的性价比显著 下降。这是源于上端功率MOSFET开关102和下端功率MOSFET开关103 的内在局限性，而且传统电路构造和设计布局会产生高互联阻抗和高开关损 失，尤其是在高频率开关时表现更为明显。高互联阻抗产生高开关损失，致 使传统开关模式电压调节器100不受欢迎。进一步地，包含分立组件的传统 开关模式电压调整器100的电路构造和设计布局，很难满足当今集成电路小 型化的趋势。
参看图1B，是图1A所示传统开关模式电压调整器电路100中的上端栅 极驱动电路101HS及其相应的上端MOSFET开关102，下端栅极驱动电路 101LS及其相应的下端MOSFET开关103的典型电路图100B。诸如图1A中 的开关模式电压调整器电路100等类型的开关模式电压调整器电路，影响其 效率的一个关键参数是上端MOSFET开关102和下端MOSFET开关103的 导通和关断速度。通常，实际的MOSFET开关在栅极具有栅极阻容乘积特性， 可以模拟为RC电路电连接到理想的MOSFET开关。栅极耦合阻容乘积响应 脉冲宽度调制(PWM)的上升时间决定了MOSFET开关的开关速度和效率。 上端功率MOSFET开关102包括栅极电阻(RGATE)102R和栅极电容(CGATE) 102C，两者都电连接于漏极源极导通电阻为RDS(ON)的理想MOSFET开关 102W。在理想的上端MOSFET开关102W中，其漏极端电连接至电源焊盘 102SP，而其源极端则电连接于开关焊盘101SW。上端栅极驱动电路101HS 是一个反相器，它包括上拉PMOS晶体管101HSUP和下拉(pull-down)NMOS 晶体管101HSDN。类似地，在理想的下端MOSFET开关103W中，其漏极端 电连接于开关焊盘101SW，而其源极端电连接于接地焊盘101GP。下端栅极 驱动电路101LS也是一个反相器，它包括上拉PMOS晶体管102LSUP和下拉 NMOS晶体管102LSDN。
实际上，MOSFET开关的栅极电阻RGATE值通常为2Ω，而其栅极电容 CGATE值通常为5纤法拉(5nF)。在现有技术的开关模式电压调整器电路100 的电路构造和设计布局中，栅极耦合阻容乘积(即通常所知的时间常数 TDISCRETE)为：TDISCRETE＝CGATE*RGATE＝(5nF)×(2′Ω)＝10nsec。在 10nsec的时间常数TDISCRETE下，在开关频率大于500kHz时，传统电路构造 将产生大于1瓦的功率损耗，同时输出电流将大于20安培。这是因为当开关 频率大于500kHz时，开关损耗将是开关模式电压调整器100功率损耗的一 个重要因素。开关损耗Ls约等于输入电压VIN、开关频率Fs、输出电流IOUT 和上升时间TDISRETE的乘积，即： $L_S\approx V_{\mathrm{IN}}\times F_S\times I_{\mathrm{OUT}}\times \frac{T_{\mathrm{DISCRETE}}}{2}.$ 如上面的图1A 所述，设定输入电压VIN、开关频率Fs、输出电流IOUT和功率损耗Ls由设计 规格而确定，包含分立组件的现有技术的电路构造和设计布局将无法减少时 间常数TDISCRETE。因此，现在需要新的用于开关模式电压调节器电路的电路 构造和设计布局，它能够充分减小时间常数或者MOSFET开关的栅极耦合阻 容乘积TDISCRETE，从而提高开关模式电压调整器的性价比。
因此，就需要这样一种开关模式电压调节器的新的电路构造和设计布局： 它没有传统MOSFET开关在电能传导和效率上的限制。进而，需要这样一种 新的电路构造，它能保证开关模式调节器的低制造成本并且能够减小尺寸。 最后，需要这样一种新的电路构造和设计布局，它能充分减小MOSFET开关 中RC等效电路的栅极耦合阻容乘积，使得在高频率下，互联阻抗能充分减 小。可以预见的是本发明可以满足这些需求。

本发明的一个目的在于提供一种用于大功率开关模式电压调节器集成电 路的新的电路构造和设计布局。它能实现低互联阻抗、高电流处理能力、小 封装尺寸以及低廉的制造成本。相应地，本发明揭示的大功率开关模式电压 调节器电路的电路配置为：包括金属氧化物(MOS)开关晶体管阵列，其漏 极和漏极、源极和源极彼此相连接，并包括多个栅极驱动电路。每个栅极驱 动电路紧靠于并连接于MOS开关晶体管的栅极并且仅用于一个MOS开关晶 体管的驱动。
本发明的另一个目的在于提供一种大功率开关模式电压调节器电路的配 置方法。本发明所揭示的方法包括提供开关元件阵列；提供多个栅极驱动电 路，每个栅极驱动电路电连接于相应开关元件栅极且仅驱动一个开关元件； 以及提供多个电输入/输出节点，以方便开关元件和栅极驱动电路对与外部电 路进行信号交流的步骤。
本领域的普通技术人员在阅读了以下说明书中结合附图描述的具体实施 例后，将对上述这些及其他优点有更清晰的认识。

附图被引入并形成为说明书的一部分，所示出的本发明的实施例与说明 书一起用以解释本发明的原理。
图1A示出现有技术的开关模式电压调整器的电路构造，包括驱动电路 模块、开关电路模块、输出滤波器模块，并且所有这些作为分立组件被分别 布置在半导体芯片上。
图1B示出图1A中具有栅极耦合阻容乘积和RC等效电路的电路构造的 示意图。
图2A示出根据本发明的实施例的大功率开关模式电压调整器的电路构 造模块图，该开关模式电压调整器包括全部集成在单个半导体芯片上的开关 元件阵列和相应的栅极驱动电路。
图2B示出根据本发明的实施例的大功率开关模式电压调整器的电路构 造模块图，其上端开关被分割为上端开关元件阵列，下端开关也被分割为下 端开关元件阵列。
图2C示出图2B中根据本发明的实施例的开关模式电压调整器电路构造 和布局设计中的RC等效电路及其造成的栅极耦合阻容乘积。
图3示出可实现图2B中根据本发明的实施例的电路构造的示例性上端 开关元件和下端开关元件的具体示意图。
图4示出根据本发明的实施例的具有浮置自举驱动充电电路的开关元件 阵列的具体示意图。
图5示出根据本发明的实施例的上端开关元件阵列具体电路图，该上端 开关元件阵列电连接于下端开关元件阵列。
图6示出根据本发明的实施例的栅极驱动电路的具体示意图。
图7示出根据本发明的实施例的大功率开关模式电压调整器电路的配置 方法的流程图。

这里将参考本发明多个优选实施例的具体细节，结合附图对其实例进行 描述。当本发明使用优选实施例进行描述时，应该理解本发明不仅局限于实 施例描述的内容。相反，本发明旨在覆盖权利要求所定义的属于本发明精神 和范围内的替换、改型和等同物。此外，在下述的本发明的详细说明书中描 述了大量的具体细节，旨在促进对本发明的深入而全面的理解。当然，本领 域的普通技术人员应能很清楚，本发明可以脱离其中某些具体细节而实施。 另外，为了使本发明的主题清晰，并未对所涉及到的本领域公知的方法、流 程、组件和电路进行具体描述。
参看图2A，示出了根据本发明的实施例的大功率开关模式电压调整器 200A的电路构造图，该开关模式电压调整器200A包括开关元件201阵列、 输出滤波器220和浮置(floating)自举驱动充电电路250。更具体地说，开 关元件201阵列被设置为横排和纵排；多个输入/输出(I/O)电节点进一步 包括反相驱动信号节点(PWM)207HS、输入电压节点208、至少一个电源电 压节点2091-2092以及开关节点(SW)213。注意本申请中的“电气节点”被定 义为用于大功率开关模式电压调整器200A和外部电路之间进行诸如电流、 电压等电性变量的传导和运行的电子装置。“电气节点”的实例包括而不局限 于：电焊盘、电源总线、电线、双绞线、倒装芯片凸焊点、铅框架的指状结 构和导线等，这些均处于本发明范围内。
特别是，驱动信号节点207HS接收反相脉冲宽度调制信号PWM，用以驱 动开关元件201。输入电压节点208将未调整的输入电压VIN连接到开关元 件201阵列。至少一个电源电压节点2091-2092包括第一电源电压节点，它把 自举驱动电压VBST连接到开关元件201阵列。在一个实施例中，至少一个输 入电压节点2091-2092还包括第二电源电压节点，它把第二电源电压VEE连接 到开关元件201阵列。开关节点(SW)213汇集来自每个开关元件201的电 流。此外，开关节点(SW)213还是与输出滤波器220连接的输出节点。输 出滤波器220包括与输出电容222串联连接的电感221。输出电容222的第 二端连接于电气地110G。输出端231提供所需输出电压VOUT。第一电源电 压节点2091同时连接到浮置自举驱动充电电路250和自举驱动电容(CBOOT) 212。自举驱动电容(CBOOT)212的第二端连接到开关节点(SW)213和电 感221的第一端。在一个实施例中，还包括异步二极管(D1)240。该二极 管的阴极端电连接到上端开关节点(SW)213，而其阳极端则电连接到电气 地110G。在一个实施例中，自举焊盘211电连接于至少一个电源电压节点 2091-2092和浮置自举驱动充电电路250。自举焊盘的另一端电连接于自举电 容(CBOOT)212，而该自举电容(CBOOT)212在上端开关节点(SW)213处 电连接到输出滤波器220和异步二极管(D1)240。
继续参看图2A，在运行时，当在驱动信号节点207HS处接收到反相驱动 信号PWM后，每个开关元件201将未经调整的电源节点(VIN)209和上端 开关节点(SW)213连接。此时，开关节点(SW)213汇集所有来自全部开 关元件201的电流并把它们输出到输出滤波器220。从这点开始，大功率开 关模式电压调整器200A的运行原理和其他任何开关模式电压调整器的运行 原理相同，例如：输出滤波器220可用以滤除波纹并只产生恒定的平均输出 电压。浮置自举驱动充电电路250则用以将正确的电压电平传导至所述至少 一个电源电压节点2091-2092，使得每个开关元件201可以接收正确的开关电 压，而不必管开关节点(SW)213上的电压电平如何。在诸如图1A所示的 开关模式电压调整器电路100的传统自举驱动充电电路中，为了给自举电容 (CBOOT)122充电并传导正确的电压电平到上端栅极驱动电路101HS和下端 栅极驱动电路101LS，开关节点(SW)101sw必须设定为某个特定的电压电 平。
参看图2B，是由高性能开关电压调整器200B示出的本发明的一个实施 例，该高性能开关电压调整器200B包括给开关元件201阵列增设的下端开 关元件202阵列。在这种结构中，开关元件201阵列在下文中是指上端开关 元件阵列。高性能开关电压调整器200B包括电连接于电气地110G的第二电 源电压节点2092和电连接于充电电路260和电源电压(VCC)215的第三电 源电压节点2093。下端开关元件202阵列还包括下端驱动信号节点207LS和 下端开关节点(SWLS)214。下端驱动信号节点207LS接收脉冲宽度调制信号 PWM，进而驱动下端开关元件202阵列。下端开关节点(SWLS)214连接于 上端开关节点(SWHS)213和输出滤波器220。充电电路260调整电压电平， 以使下端开关元件202适当开关。
在运行时，上端开关元件201阵列和下端开关元件202阵列互补性地导 通和关断。来自上端开关元件201阵列的电流在上端开关节点(SWHS)213 处汇集，而来自下端开关元件202阵列的电流在下端开关节点(SWLS)214 处汇集。汇总两节点的电流并输送至电感221，以使输出电容(COUT)222 充放电。作为结果，在负载(RL)230上可以看到与驱动信号PWM的占空 比和输入电压VIN成正比的平均输出电压。
参看图2C，为示出上端开关元件201阵列和下端开关元件202阵列的栅 极耦合阻容乘积的模拟示例电路200C。在本发明的一个实施例中，每个上端 开关元件201包括逻辑电路201HS，它仅电连接至一个双扩散金属氧化物场 效应晶体管(DMOS晶体管)并为之提供驱动。实际上，每个DMOS开关 可以模拟为阻值为R′GATE的栅极电阻201R和容值为C′GATE的栅极电容201C共 同串联连接到理想的DMOS晶体管201W上，该理想的DMOS晶体管201W 具有最小导通电阻RDS(ON)，min。在一个实施例中，逻辑电路201HS为反相器， 由上拉p沟道金属氧化物半导体(PMOS)201HSUP和下拉n-沟道金属氧化物 半导体(NMOS)201HSDN组成。同样，每个下端开关元件202包括逻辑电路 202LS，它仅电连接至一个双扩散金属氧化物场效应晶体管(DMOS)并为之 提供驱动。实际上，每个DMOS开关可以模拟为阻值为R′GATE的栅极电阻202R 和容值为C′GATE的栅极电容202C共同串联连接在理想的DMOS晶体管202W 上，该理想的DMOS晶体管201W具有最小导通电阻RDS(ON)，min。在一个实 施例中，逻辑电路202LS为反相器，由上拉p沟道的金属氧化物半导体(PMOS) 202HSUP和下拉n-沟道金属氧化物半导体(NMOS)202HSDN组成。
继续参看图2C的模拟示例电路200C，根据本发明的实施例的每个上端 开关元件201和下端开关元件202，各自比上端开关101和下端开关102小 很多。相应地，上端开关元件201和下端开关元件202的栅极阻抗R′GATE和栅 极电容C′GATE都比现有技术的开关调整器电路100A的栅极阻抗和栅极电容小 N倍(即只有其N分之一)。于是开关模式电压调整器集成电路200B的栅 极耦合阻容乘积TIC现在变为： $T_{\mathrm{IC}}=C_{\mathrm{GATE}}^{\prime }*R_{\mathrm{GATE}}^{\prime }=\left(\frac{R_{\mathrm{GATE}}}{N}\right)\times \left(\frac{C_{\mathrm{GATE}}}{N}\right)$ $=\left(\frac{2\Omega }{10}\right)\times \left(\frac{5\mathrm{nF}}{10}\right)=0.10n\sec .$ 设定与如图1B所示的现有技术的电路构造相同的 输出电流IOUT、输入电压VIN和开关频率FS，本发明的栅极耦合阻容乘积TIC 将产生这样一个功率开关损耗： $L_S\approx V_{\mathrm{IN}}\times F_S\times I_{\mathrm{OUT}}\times \frac{T_{\mathrm{IC}}}{2},$ 它约为传统电路构造 的开关损耗的100分之一。
参看图3，为根据本发明的实施例的上端开关元件201和下端开关元件 202的详细示意图。上端开关元件201包括电连接并驱动开关晶体管电路340 的栅极驱动电路330。在一个实施例中，每列上端开关元件201和自举焊盘 211和传导电路320相连接。须知传导电路320和上端开关元件201的任意 结合方式都属于本发明的范围。更具体而言，自举焊盘211电连接到第一电 源节点2091，电源电压Vcc从该节点被施加并分配到每一个上端开关元件 201。传导电路320由p沟道金属氧化物半导体场效应(PMOS)晶体管322 电连接二极管323所构成。PMOS晶体管322的漏极和二极管323的阳极端 相连接。PMOS晶体管322的栅极电连接并接收来自浮置自举驱动充电电路 250(未示出)的输出信号。在本发明的一个实施例中，栅极驱动电路330包含 互补金属氧化物半导体(CMOS)反相器，该反相器由上拉p沟道金属氧化 物场效应(PMOS)晶体管332和下拉n-沟道金属氧化物场效应(NMOS) 晶体管333组成。也就是说，上拉PMOS晶体管332的漏极和下拉NMOS 晶体管333的漏极相连接，并在该连接点形成栅极驱动电路330的输出端。 上拉PMOS晶体管332的栅极和下拉NMOS晶体管333的栅极相连接，形 成栅极驱动电路330的输入端207HS。在本发明的一个实施例中，输入端207HS 接收反相脉冲宽度调制信号PWM以导通或关断开关器件340。上拉PMOS晶 体管332的源极电连接至二极管323的阴极端和自举焊盘211。在一个实施 例中，开关晶体管电路340包含n-沟道双扩散金属氧化物半导体晶体管 (DMOS晶体管)341、电源焊盘342和开关焊盘343。DMOS晶体管341 的栅极和栅极驱动电路330的输出端电连接。DMOS晶体管341的源极电连 接至开关焊盘343和栅极驱动电路330中的NMOS晶体管333的源极。DMOS 晶体管341的漏极电连接至电源焊盘342和传导PMOS晶体管322的漏极。 在一个实施例中，自举焊盘211，电源焊盘342和开关焊盘343被作为输入/ 输出(I/O)电气节点，以方便每个上端开关元件201和外部电路(未示出) 的通信。更具体的说，在一个实施例中，所有的电源焊盘342均被输入电压 节点208相连接，所有的开关焊盘343均被开关节点(SWHS)213相连接， 所有的上拉PMOS晶体管332的源极均电连接到第一电源节点2091。
继续参看图3，下端开关元件202包含栅极驱动电路360和开关晶体管 电路370。在一个实施例中，每列下端开关元件202阵列还包含电源电压焊 盘(Vcc)215和传导电路350。须知传导电路350和下端开关元件202阵列 的任何组合方式均包含在本发明范围内。特别地，电源电压焊盘(Vcc)215 是提供电源电压Vcc的地方。传导电路350包含p沟道的金属氧化物半导体 场效应晶体管(PMOS)352。PMOS晶体管352的漏极端连接到栅极驱动电 路360。PMOS晶体管352的栅极端电连接并接收来自充电电路260的输出 信号。栅极驱动电路360包含逻辑电路，该逻辑电路接收逻辑电平信号PWM 以驱动开关晶体管电路370。在本发明的一个实施例中，栅极驱动电路360 包含互补金属氧化物半导体场效应(CMOS)晶体管反相器，该反相器包含 上拉p沟道金属氧化物半导体场效应(PMOS)晶体管362和下拉n-沟道金 属氧化物半导体场效应(NMOS)晶体管363。也就是说，上拉PMOS晶体 管362的漏极电连接至下拉NMOS晶体管363的漏极，以形成栅极驱动电路 360的输出端。上拉PMOS晶体管362的栅极电连接至下拉NMOS晶体管 363的栅极，以形成栅极驱动电路360的输入端207LS。在本发明的一个实施 例中，输入端207LS接收脉冲宽度调制信号PWM，以导通和关断开关晶体管 电路370。上拉PMOS晶体管362的源极电连接至MOSFET晶体管352的漏 极端和电源电压焊盘(Vcc)215。开关晶体管电路370包含双扩散金属氧化 物半导体(DMOS)晶体管371、开关焊盘372和接地焊盘373。DMOS晶 体管371的栅极电连接至栅极驱动电路360的输出端。DMOS晶体管371的 源极电连接至接地焊盘373和栅极驱动电路360中的下拉NMOS晶体管363 的源极。DMOS晶体管371的漏极电连接至开关焊盘372、开关焊盘343和 下拉NMOS晶体管333的源极。电源电压焊盘(Vcc)215、开关焊盘372 和接地焊盘373均是输入/输出(I/O)电节点，以方便下端开关元件202和 外部电路(未示出)之间的通信。
现在参看图4，其为根据本发明的实施例的大功率开关模式电压调节器 集成电路400的示意图。大功率开关模式电压调节器集成电路400仅包括图 2A和图3中所示的开关元件201阵列。每个开关元件201彼此电连接，并电 连接至浮置自举驱动充电电路250。在一个实施例中，浮置自举驱动充电电 路250包括低压差(low dropout，LDO)电压调整电路，该低压差电压调整 电路调节电压电平，并将正确的电压电平传导至栅极驱动电路，进而传导至 每个开关元件201。该低压差(LDO)电压调整电路包含与PMOS晶体管406 和电阻404-405串联连接的差分跨导放大器(differential transconductance amplifier)(或称误差放大器)和负反馈电路。差分跨导放大器包含NPN发 射极耦合对(emitter coupled pair)401-402，该发射极耦合对401-402由PMOS 晶体管407和408构成的电流镜电路进行偏置。该误差放大器具有用以驱动 多个传导电路的输出端，并且提供正确电压电平到栅极驱动电路。该负反馈 电路将上端MOS开关晶体管的阵列的漏极电连接到误差放大器的输入端。 NPN晶体管401的基极接收参考电压(VREF)410，NPN晶体管402的基极 接收与自举驱动电压VBST成比例的电压。开关元件201阵列通过负反馈路径 电连接至浮置自举驱动充电电路250。特别地，该负反馈路径起始于差分跨 导放大器的输出端，该差分跨导放大器的输出端电连接至驱动PMOS传导晶 体管322的PMOS晶体管407的漏极。PMOS晶体管322的输出电流通过二 极管323电连接至经调节后的自举驱动电压VBST。这样，在电阻404上形成 了与自举驱动电压(VBST)和PMOS晶体管406的阈值电压之差成正比的 电压。从而通过电阻405给出该成正比的电压，并因此形成完整的负反馈路 径。
继续参看图4，开关元件201阵列排列成行210R和列210C。在一个实 施例中，每列210C仅包含一个传导电路320。更特别地，所有PMOS晶体 管322的栅极端全连在一起，并电连接至浮置自举驱动充电电路250的输出 端，即PMOS晶体管407的漏极端。n-沟道DMOS晶体管341的电源焊盘 342全连在一起，并分别电连接至MOSFET晶体管407和408的源极端。每 列210C的所有二极管323的阴极均连在一起，并电连接至自举焊盘211。自 举焊盘211还电连接至电阻404的第二端和PMOS晶体管406的衬底。所有 大功率开关模式电压调节器400内的开关焊盘343均连接在一起，并电连接 至MOSFET晶体管406的栅极端。
现在参看图5，其为包含上端开关元件201阵列和下端开关元件202阵 列的大功率开关模式电压调节器集成电路500的示意图。上端开关元件201 之间的相互连接如前面图4中所示。对于下端开关元件202阵列之间的相互 连接，下端开关元件202阵列均连接在一起，并通过负反馈路径电连接至充 电电路260。充电电路260包含差分跨导放大器，该差分跨导放大器由NPN 发射极耦合对604-605组成，该发射极耦合对604-605由PMOS晶体管607 和608构成的电流镜电路对其进行偏置。差分跨导放大器的第一个输入电压 是参考电压(VREF)601。负反馈路径起始于第二输入电压，该电压值与施加 至n-型双极结型晶体管605的基极的经调节后的电源电压(Vcc)成正比。 差分跨导放大器604-605的输出驱动PMOS晶体管352。依次地，PMOS晶 体管352的输出电流电连接至经调节后的电源电压(Vcc)。与电源电压Vcc 成正比的电压通过电阻610和611电连接至PMOS晶体管605的基极，从而 形成完整的负反馈路径。
再参看图5，在下端开关元件202阵列中，所有PMOS晶体管352的栅 极相连接，并和第一双极结型晶体管604的集电极端电连接。所有PMOS晶 体管352的源极相连接，并和上端开关元件201阵列中的所有PMOS晶体管 322的漏极端电连接，该PMOS晶体管322的漏极与电源焊盘342相连。所 有PMOS晶体管352的漏极端相连接，并和第二双极结型晶体管605的基极 端电连接，并全部和电源电压Vcc焊盘215电连接。下端开关元件202阵列 的所有接地焊盘373相连接并和电气地110G相连。上端开关元件201阵列 的开关焊盘343和下端开关元件202阵列的开关焊盘372相连接，上端开关 元件201阵列和下端开关元件202阵列的电流汇合在该连接点并和输出滤波 器220(未图示)相连接。
再参看图2B和图5描述高功率开关模式电压调整器电路500的工作方 式。每个上端开关元件201从上拉或下拉栅极驱动电路330的输入端207HS 接收反相脉冲宽度调制形式的驱动信号PWM。当栅极驱动电路被上拉(如 PWM信号为逻辑低电平)，上端DMOS开关341导通，将电源焊盘342和 开关焊盘343连接。同时，在下端开关元件202阵列中，每个下端开关元件 202接收驱动信号PWM。栅极驱动电路360被下拉到电气地110G，下端 DMOS开关371被关断。相应地，再次参照图2B，上端开关节点(SWHS) 213和下端开关节点(SHLS)214电连接至输入电压(VIN)208。相反地，当 上端开关元件201接收到高电平PWM信号，而下端开关元件202阵列接收 到相反的信号后，栅极驱动电路330被下拉，栅极驱动电路360被上拉。结 果，上端开关节点(SWHS)213和下端开关节点(SWLS)214电连接至电气 地110G。
继续描述图5中的高功率开关模式电压调整器电路500的工作方式。浮 置自举驱动充电电路250和充电电路260运行并确保各自的上端DMOS开关 341和下端DMOS开关371以下面方式交替导通和关断，即，使开关焊盘343 和372与输入电压(VIN)或电气地110G交替连接。为确保有足够的偏置电 压驱动上端DMOS开关341的栅极，PMOS晶体管322的栅极电压由差分跨 导放大器401-402的输出驱动。只要输入电压(VIN)和开关电压(VSW)的 差值电压大于二极管323的正向导通电压，PMOS晶体管322就会始终处于 浮置自举驱动充电电路250的控制之下，并对自举驱动电压(VBST)进行充 电。在现有技术中的自举驱动充电电路只在开关节点(SW)101SW低于设 定电压时才对自举电容(CBOOT)122进行充电(参见图1A)。二极管323防止 电流从与自举焊盘211相连接的自举电容(CBOOT)流向PMOS晶体管322 的漏极，其中该PMOS晶体管322的漏极电压大于输入电压(VIN)。在下 端开关元件202阵列中，为了保证有足够大的偏置电压驱动下端DMOS开关 371的栅极，PMOS晶体管352的栅极电压由差分跨导放大器604-605的输 出驱动。注意PMOS晶体管352总是处于栅极控制电路250控制之下并调节 电源电压(Vcc)。
请参阅图6，为包含不同类型的栅极驱动电路的高功率开关模式电压调 整器电路600的示意图。高功率开关模式电压调整器电路600包含开关元件 540阵列。在每个开关元件540中，栅极驱动电路由第一反相器510、第二反 相器520和第三反相器530组成。第一反相器510、第二反相器520和第三 反相器530串联连接在一起，用于驱动功率双扩散金属氧化物半导体场效应 晶体管(DMOS)开关544。第一反相器510由上拉PMOS晶体管511堆叠 于下拉NMOS晶体管512的顶部来形成反相器。上拉PMOS晶体管511的 栅极和下拉NMOS晶体管512的栅极相连接，以形成输入端542。同样地， 第二反相器520包含上拉PMOS晶体管521和下拉NMOS晶体管522，最后， 第三反相器530包含上拉PMOS晶体管531和下拉NMOS晶体管532。上拉 PMOS晶体管531的源极和下拉NMOS晶体管532的漏极相连接，以形成输 出端。输出端和DMOS开关544的栅极相连接。DMOS开关544的漏极形 成为电源焊盘543，源极形成为开关焊盘545。继续参看图6，所有开关元件 540的输入端542连接在一起以形成栅极输入端501。栅极输入端501驱动由 反相器510、520和530组成的栅极驱动电路。所有开关元件540的所有反相 器510、520和530中的源极连接在一起，并和自举焊盘541相连接。须指出 的是，的用于驱动开关元件的栅极驱动电路的任何类型都属于本发明的范畴。
参看图7，为用于实现高性能开关模式电压调节器的方法流程图，该高 性能开关模式电压调节器具有输出电流大、效率高、互连电阻低、外形尺寸 小和成本低等特点。该公开方法包括提供开关元件阵列，提供多个栅极驱动 电路，其中每个栅极驱动电路仅电连接并驱动一个开关元件，以及提供多个 电气输入/输出节点，以方便开关元件和栅极驱动电路对与外部电路的通信。
参看步骤701，先提供开关元件阵列，每个开关元件具有充分降低的栅 极耦合阻容乘积。在步骤701中，不使用传统的分立功率金属氧化场效应晶 体管(MOSFET)开关，而使用并联的体积更小的DMOS开关阵列。每个 DMOS开关具有可以充分降低栅极耦合阻容乘积的尺寸。通过实施步骤701， 可以获得前面图例中详细描述的上端开关元件201阵列和下端开关元件202 阵列。
随后，参看步骤702，在步骤701中提供的每个开关元件和栅极驱动电 路以下列方式电连接，即，使得栅极驱动电路和其对应的开关器件之间的互 连电阻大大降低。在本发明的一个实施例中，栅极驱动电路为逻辑电路，它 输出逻辑电平信号用于驱动上端开关元件201和下端开关元件202。在一个 实施例中，对步骤702的实施采用单独的栅极反相器电路，如由上拉PMOS 晶体管332和下拉NMOS晶体管333组成的反相器电路，来驱动上端开关元 件201。对下端开关元件202，步骤702中的栅极驱动电路的实施由上拉PMOS 晶体管362和下拉NMOS晶体管363串联组成。在一个实施例中，步骤702 的实施可以为串联的多个反相器，如图6中所示的反相器510、520和530。
最后，参看步骤703，提供多个电气输入/输出节点，以方便开关元件和 外部电路的通信。对步骤703的实施包括图2A中所示的输入电压电气节点 208、电源电压节点209、上端开关节点(SWHS)213，以及图2B中所示的 下端开关节点(SWLS)214、下端阵列270中的接地节点2092。最后还包括 自举焊盘211、电源焊盘342、上端开关焊盘343、下端开关焊盘372和电气 地焊盘373。在一个实施例中，输入/输出(I/O)电节点被制成包含最小的互 连电阻。在一个实施例中，输入/输出(I/O)电气节点包括紧靠DMOS开关 341和371的倒装凸焊点。此外，步骤703中的输入/输出(I/O)电气节点还 包括电气引脚、电源总线、倒装凸焊点、指状结构和同样由Paul Ueunten在 本申请同一天申请的专利所描述的其它适用手段，该专利的名称为“高性能开 关模式电压调整器的设计布局方案”，此处通过参考引入全文。
关于上述内容，显然本发明的很多其它改型和更动也是可行的。这里应 该明白，在随附的权利要求书所涵盖的保护范围内，本发明可以应用此处没 有具体描述的技术而实施。当然还应该明白，由于上述内容只涉及本发明的 最佳具体实施例，所以还可以进行许多改型而不偏离随附的权利要求所涵盖 的本发明的精神和保护范围。由于公开的仅是最佳实施例，本领域普通技术 人员可推断出不同的改型而不偏离由随附的权利要求所定义的本发明的精神 和保护范围。