钝化后互连结构
阅读：968发布：2020-05-13
专利汇可以提供钝化后互连结构专利检索，专利查询，专利分析的服务。并且一种 半导体 器件包括：依次形成在半导体衬底上的 钝化 层、第一保护层、互连层、以及第二保护层。互连层具有暴露部分，在该暴露部分上形成有阻挡层和 焊料 凸 块 。 钝化层 、第一保护层、互连层和第二保护层中的至少一层包括形成在导电焊盘区域之外的区域中的至少一个槽状件。本 发明 提供了钝化后互连结构。，下面是钝化后互连结构专利的具体信息内容。
1.一种半导体器件，包括：
半导体衬底，具有第一区域和第二区域，其中，所述第一区域是导电焊盘区域，以及所述第二区域邻近所述第一区域；
钝化层，位于所述半导体衬底上面；
第一保护层，位于所述钝化层上面；
互连层，位于所述第一保护层上面；
第二保护层，位于所述互连层上面并且包括开口，所述开口暴露出所述互连层的一部分；
阻挡层，形成在所述互连层的暴露部分上；以及
焊料凸块，形成在所述阻挡层上，
其中，所述第一保护层和所述互连层中的至少一层包含形成在所述第二区域中的至少一个槽状件，当所述第一保护层包含位于所述第二区域中的所述槽状件时，所述互连层填充了所述第一保护层的所述槽状件，当所述互连层包含位于所述第二区域中的所述槽状件时，所述第二保护层填充所述互连层的所述槽状件。
2.根据权利要求1所述的半导体器件，其中，所述钝化层包含位于所述第二区域中的多个槽状件，并且所述第一保护层填充所述钝化层中的所述多个槽状件。
3.根据权利要求1所述的半导体器件，其中，所述阻挡层包含镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少一层。
4.根据权利要求1所述的半导体器件，其中，所述互连层包含铜。
5.根据权利要求1所述的半导体器件，还包括：导电焊盘，所述导电焊盘形成在所述第一区域中的所述半导体衬底上，其中，所述导电焊盘被所述钝化层和所述第一保护层部分地覆盖，并且所述导电焊盘与所述互连层电连接。
6.根据权利要求1所述的半导体器件，其中，所述互连层包含接合焊盘区域，所述接合焊盘区域通过所述第二保护层的所述开口暴露出来；以及伪区域，所述伪区域形成在所述第一保护层的所述槽状件中且与所述接合焊盘区域电分离。
7.根据权利要求1所述的半导体器件，其中，所述第一保护层包含聚合物。
8.根据权利要求1所述的半导体器件，其中，所述互连层包含通过所述第二保护层暴露出来的接合焊盘区域以及与所述接合焊盘区域电分离的伪焊盘区域，并且所述伪焊盘区域包含位于所述第二区域中的多个槽状件。
9.根据权利要求8所述的半导体器件，其中，所述第二保护层包含多个槽状件，所述多个槽状件暴露出所述互连层的所述伪焊盘区域。
10.根据权利要求9所述的半导体器件，其中，所述阻挡层填充所述第二保护层中的所述多个槽状件。
11.根据权利要求1所述的半导体器件，其中，所述第二保护层包含聚合物。
12.一种封装组件，包括：
半导体器件，具有第一区域和第二区域，所述第二区域邻近所述第一区域，所述半导体器件包括：
导电焊盘，形成在所述第一区域上；
钝化层，形成在所述第一区域和所述第二区域上，其中，所述钝化层包含位于所述第一区域中的第一开口，从而部分地覆盖所述导电焊盘；
第一聚合物层，位于所述钝化层上面并且包含位于所述第一区域中的第二开口，从而部分地覆盖所述第一开口，并且部分地暴露出所述导电焊盘；
钝化后互连(PPI)结构，位于所述第一聚合物层上面，并且填充所述第一聚合物层的所述第二开口；
第二聚合物层，位于所述钝化后互连结构上面，并且包含第三开口，所述第三开口暴露出所述钝化后互连结构的接合焊盘区域；以及
阻挡层，位于所述钝化后互连结构的暴露出来的接合焊盘区域上，其中，所述阻挡层包含镍(Ni)层、钯(Pd)层或者金(Au)层中的至少一层；
衬底，包含导电区域；以及
接合点焊料结构，位于所述半导体器件的所述阻挡层和所述衬底的所述导电区域之间，
其中，所述第一聚合物层和所述钝化后互连结构中的至少一层包含形成在所述第二区域中的至少一个槽状件，当所述第一聚合物层包含形成在所述第二区域中的所述槽状件时，所述钝化后互连层填充了所述第一聚合物层的所述槽状件，当所述钝化后互连结构包含形成在所述第二区域中的所述槽状件时，所述第二聚合物层填充所述钝化后互连结构的所述槽状件。
13.根据权利要求12所述的封装组件，其中，所述钝化层包含位于所述第二区域中的多个槽状件，并且所述第一聚合物层填充所述钝化层中的所述多个槽状件。
14.根据权利要求12所述的封装组件，其中，所述钝化后互连结构包含与所述接合焊盘区域电分离的伪焊盘区域，并且所述伪焊盘区域包含位于所述第二区域中的多个槽状件。
15.根据权利要求14所述的封装组件，其中，所述第二聚合物层包含暴露出所述钝化后互连结构的所述伪焊盘区域的多个槽状件。
16.根据权利要求15所述的封装组件，其中，所述阻挡层填充了位于所述第二聚合物层中的所述多个槽状件。
钝化后互连结构
[0001] 相关申请
[0002] 本申请与2011年6月24日提交的提交号为13/167,946的共同待决的美国申请相关，特将上述申请以其全文结合于此作为参考。
技术领域
背景技术
[0004] 现代集成电路由数百万个诸如晶体管和电容器的有源器件构成。这些器件最初彼此隔离，但是随后互连在一起以形成功能电路。典型的互连结构包括诸如金属线(引线)的横向互连件以及诸如通孔开口和接触件的纵向互连件。互连件对现代集成电路的性能限制和密度的决定作用日益增强。在互连结构的顶部上，在相应芯片的表面上形成并且暴露出接合焊盘。通过接合焊盘形成电连接，从而将芯片连接至封装衬底或者另一管芯。接合焊盘可以用于引线接合或者倒装芯片接合。倒装芯片封装利用凸块在芯片的I/O焊盘和封装件的衬底或者引线框架之间建立电接触。在结构上，凸块实际上包含凸块本身以及位于该凸块和I/O焊盘之间的“凸块下金属化层”(UBM)。
[0005] 如今，晶圆级芯片尺寸封装(WLCSP)以其低廉的成本和相对简单的工艺而得到广泛应用。在典型的WLCSP中，在钝化层上形成诸如再分布线(RDL)的钝化后互连(PPI)线，然后形成聚合物膜和凸块。然而，据发明人所知的PPI形成工艺具有聚合物膜剥离问题，这可能会导致PPI结构中的界面不牢固，并且可能会在器件中造成故障。
发明内容
[0006] 一方面，本发明提供了一种半导体器件，所述半导体器件包括：半导体衬底，所述半导体衬底具有第一区域和第二区域，其中，所述第一区域是导电焊盘区域，以及所述第二区域邻近所述第一区域；钝化层，所述钝化层位于所述半导体衬底上面；第一保护层，所述第一保护层位于所述钝化层上面；互连层，所述互连层位于所述第一保护层上面；第二保护层，所述第二保护层位于所述互连层上面并且包括开口，所述开口暴露出所述互连层的一部分；阻挡层，所述阻挡层形成在所述互连层的暴露部分上；以及焊料凸块，所述焊料凸块形成在所述阻挡层上，其中，所述钝化层、所述第一保护层、所述互连层、和所述第二保护层中的至少一层包含形成在所述第二区域中的至少一个槽状件。
[0007] 在所述的半导体器件中，所述钝化层包含位于所述第二区域中的多个槽状件，并且所述第一保护层填充所述钝化层中的所述多个槽状件。
[0008] 在所述的半导体器件中，所述阻挡层包含镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少一层。
[0009] 在所述的半导体器件中，所述互连层包含铜。
[0010] 所述的半导体器件还包括：导电焊盘，所述导电焊盘形成在所述第一区域中的所述半导体衬底上，其中，所述导电焊盘被所述钝化层和所述第一保护层部分地覆盖，并且所述导电焊盘与所述互连层电连接。
[0011] 在所述的半导体器件中，所述第一保护层包含位于所述第二区域中的多个槽状件，并且所述互连层填充了所述第一保护层的所述多个槽状件。
[0012] 在所述的半导体器件中，所述互连层包含接合焊盘区域，所述接合焊盘区域通过所述第二保护层的所述开口暴露出来；以及伪区域，所述伪区域形成在所述第一保护层的所述槽状件中且与所述接合焊盘区域电分离。
[0013] 在所述的半导体器件中，所述第一保护层包含聚合物。
[0014] 在所述的半导体器件中，所述互连层包含通过所述第二保护层暴露出来的接合焊盘区域以及与所述接合焊盘区域电分离的伪焊盘区域，并且所述伪焊盘区域包含位于所述第二区域中的多个槽状件。
[0015] 在所述的半导体器件中，所述第二保护层填充所述互连层的所述伪焊盘区域中的所述多个槽状件。
[0016] 在所述的半导体器件中，所述第二保护层包含多个槽状件，所述多个槽状件暴露出所述互连层的所述伪焊盘区域。
[0017] 在所述的半导体器件中，所述阻挡层填充所述第二保护层中的所述多个槽状件。
[0018] 在所述的半导体器件中，所述第二保护层包含聚合物。
[0019] 另一方面，本发明提供了一种封装组件，所述封装组件包括：半导体器件，所述半导体器件具有第一区域和第二区域，所述第二区域邻近所述第一区域；衬底，所述衬底包含导电区域；以及接合点焊料结构，位于所述半导体器件的所述阻挡层和所述衬底的所述导电区域之间，其中所述半导体器件包括：导电焊盘，所述导电焊盘形成在所述第一区域上；钝化层，所述钝化层形成在所述第一区域和所述第二区域上，其中，所述钝化层包含位于所述第一区域中的第一开口，从而部分地覆盖所述导电焊盘；第一聚合物层，所述第一聚合物层位于所述钝化层上面并且包含位于所述第一区域中的第二开口，从而部分地覆盖所述第一开口，并且部分地暴露出所述导电焊盘；钝化后互连(PPI)结构，所述PPI结构位于所述第一聚合物层上面，并且填充所述第一聚合物层的所述第二开口；第二聚合物层，所述第二聚合物层位于所述PPI结构上面，并且包含第三开口，所述第三开口暴露出所述PPI结构的接合焊盘区域；以及阻挡层，位于所述PPI结构的暴露出来的接合焊盘区域上，其中所述阻挡层包含镍(Ni)层、钯(Pd)层或者金(Au)层中的至少一层，其中，所述钝化层、所述第一聚合物层、所述PPI结构、和所述第二聚合物层中的至少一层包含形成在所述第二区域中的至少一个槽状件。
[0020] 在所述的封装组件中，所述钝化层包含位于所述第二区域中的多个槽状件，并且所述第一聚合物层填充所述钝化层中的所述多个槽状件。
[0021] 在所述的封装组件中，所述第一聚合物层包含位于所述第二区域中的多个槽状件，并且所述PPI结构填充所述第一聚合物层中的所述多个槽状件，以形成与所述接合焊盘区域电分离的伪区域。
[0022] 在所述的封装组件中，所述PPI结构包含与所述接合焊盘区域电分离的伪焊盘区域，并且所述伪焊盘区域包含位于所述第二区域中的多个槽状件。
[0023] 在所述的封装组件中，所述第二聚合物层填充了所述PPI结构的所述伪焊盘区域中的所述多个槽状件。
[0024] 在所述的封装组件中，所述第二聚合物层包含暴露出所述PPI层的所述伪焊盘区域的多个槽状件。
[0026] 图1至图5是示出了根据示例性实施例的形成具有PPI结构的半导体器件的方法的各个中间阶段的横截面图；以及
[0027] 图6是根据示例性实施例的封装组件的横截面图。
[0028] 图7至图9是示出了根据示例性实施例的形成具有PPI结构的半导体器件的方法的各个中间阶段的横截面图；
[0029] 图10至图11是示出了根据示例性实施例的形成PPI结构的方法的横截面图；以及
[0030] 图12至图13是示出了根据示例性实施例的形成PPI结构的方法的横截面图。
具体实施方式
[0031] 在下面详细论述本发明各实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅仅是制造和使用实施例的示例性具体方式，而不用于限制本发明的范围。在所有各个视图和示例性实施例中，相似的参考标号用于指示相似元件。现在，将对所附附图中示出的示例性实施例进行详细地论述。只要有可能，在附图和描述中使用相同的参考标号表示相同或者相似的部件。在附图中，为了清楚和便利，可以扩大形状和厚度。本描述尤其涉及形成根据本发明的装置的一部分的元件或者更直接地与根据本发明的装置相结合的元件。可以理解，没有具体示出或者描述的元件可以采用各种形式。在整个说明书中，提及的“一个实施例”或者“实施例”的意思是，所述的与该实施例相关的特定部件、结构、或者特征都包括在至少一个实施例中。因此，在整个说明书中的各个位置中出现的短语“在一个实施例中”或者“在实施例中”并不一定全都是指同一个实施例。而且，在一个或者多个实施例中，特定部件、结构、或者特征可以以任何适当的方式进行组合。应该理解，以下附图并没有按比例绘制；而且，这些附图仅仅旨在进行说明。
[0032] 图1至图5示出了根据实施例的在半导体器件中形成PPI结构的方法的各个中间阶段。首先参考图1，根据实施例，示出了在其上形成有电路12的衬底10的一部分。衬底10可以包括例如体硅(掺杂的或者未掺杂的)、或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包含形成在绝缘体层上的半导体材料(比如硅)层。绝缘体层可以是例如隐埋氧化物(BOX)层或者氧化硅层。绝缘体层形成在衬底(通常是硅衬底或者玻璃衬底)上。
还可以使用其他衬底，比如多层衬底或者梯度衬底。
还可以使用其他衬底，比如多层衬底或者梯度衬底。
[0033] 形成在衬底10上的电路12可以是适合于特定应用的任何类型的电路。在实施例中，电路12包括形成在衬底10上的电子器件以及位于该电子器件上面的一层或者多层介电层。可以在介电层之间形成金属层，用来在电子器件之间传送电信号。电子器件还可以形成在一层或者多层介电层中。例如，电路12可以包括通过互连来执行一项或者多项功能的各个N型金属氧化物半导体(NMOS)器件和/或P型金属氧化物半导体(PMOS)器件，比如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等等。这些功能可以包括存储器结构、处理结构、传感器、放大器、功率分配器、输入/输出电路等等。本领域普通技术人员将理解，提供的以上实例仅仅用于说明的目的，以进一步解释一些示例性实施例的应用，并不意味着以任何方式对本发明进行限定。可以视具体情况针对给定的应用使用其他电路。
[0034] 图1中还示出了层间介电(ILD)层1 4。可以由例如低K介电材料(比如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化的硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合等等)，通过任何适当的方法(诸如旋涂、化学汽相沉积(CVD)、和/或等离子体增强CVD(PECVD))形成ILD层14。还应该注意，ILD层14可以包含多层介电层。可以穿过ILD层14形成接触件(未示出)，从而提供与电路12的电接触。该接触件可以由例如一层或者多层的TaN、Ta、TiN、Ti、CoW、铜、钨、铝、银等等、或者其组合形成。
[0035] 在ILD层14上方形成一层或者多层金属间介电(IMD)层16和相关的金属化层。通常，使用一层或者多层IMD层16和相关的金属化层(包括金属线18、通孔开口19和金属层20)以使电路12彼此互连，并且用于提供外部电连接。IMD层16可以通过PECVD技术或者高密度等离子体CVD(HDPCVD)等等，由诸如FSG的低K介电材料形成，并且可以包括中间蚀刻停止层。应该注意，可以在介电层中邻近的两层(例如，ILD层14和IMD层16)之间设置一层或者多层蚀刻停止层(未示出)。通常，在形成通孔开口和/或接触件时，蚀刻停止层提供用于停止蚀刻工艺的机构。形成这些蚀刻停止层的介电材料具有与邻近层(例如，下面的半导体衬底10、上面的ILD层14、和上面的IMD层16)不同的蚀刻选择性。在实施例中，蚀刻停止层可以由SiN、SiCN、SiCO、CN、其组合等等，通过CVD或者PECVD技术沉积而形成。
[0036] 金属化层(包括金属线18和通孔开口19)可以由铜或者铜合金形成，然而，这些金属化层也可以由其他金属形成。另外，金属化层包括在最顶部IMD层16T中或者在最顶部IMD层16T上形成并且经过图案化的顶部金属层20，从而提供外部电连接，并且保护下面各层免受各种环境污染。最顶部IMD层16T可以由介电材料(比如氮化硅、氧化硅、未掺杂的硅玻璃等等)形成。在随后的附图中，未示出半导体衬底10、电路12、ILD层14、IMD层16、以及金属化层18和19。形成顶部金属层20作为最顶部IMD层16T上的顶部金属化层的一部分。
[0037] 此后，在第一区域I中形成导电焊盘22，从而使该导电焊盘22与顶部金属层20相接触，或者可选地，通过通孔使该导电焊盘22与顶部金属层20电连接。导电焊盘22可以由铝、铝铜、铝合金、铜、铜合金等等形成。
[0038] 参考图1，在导电焊盘22和最顶部IMD层16T上方形成一层或者多层钝化层，比如钝化层24。钝化层24可以通过任何适当的方法(比如CVD、PVD等等)由介电材料(比如未掺杂的硅酸盐玻璃(USG)、氮化硅、氧化硅、氮氧化硅、或无孔材料)形成。钝化层24可以是单层或者层压层。本领域普通技术人员将理解，所示出的单层导电焊盘和单层钝化层仅仅用于说明的目的。鉴于此，其他实施例可以包括任何数量的导电层和/或钝化层。
[0039] 然后，通过采用掩模方法、光刻技术、蚀刻工艺、或其组合对钝化层24进行图案化，从而在第一区域I中形成开口25，以及在第二区域II中形成至少一个槽状件(slot)24a。在第一区域I(其为导电焊盘区域)中，对钝化层24进行图案化，以覆盖导电焊盘22的周边部分，并且通过开口25暴露出导电焊盘22的中央部分。在邻近导电焊盘区域的第二区域II中，对钝化层24进行图案化，以提供槽状件24a，该槽状件24a用于改进钝化层24和随后沉积的材料层之间的界面处的粘合性。在一些实施例中，在钝化层24中形成多于两个槽状件24a。还应该注意，提供的槽状件24a的放置仅仅用于说明的目的，以及槽状件24a的具体位置和图案可以改变，并且可以包括例如槽状件阵列、槽状件线、交错槽状件、网状槽状件等等。提供的所示出的槽状件尺寸仅仅用于参考，并且所示出的槽状件尺寸预期并非是实际尺寸或者实际相对尺寸。
[0040] 接下来，如图2中所示，在钝化层24上形成第一保护层26，该第一保护层26填充了开口25和槽状件24a。然后对第一保护层26进行图案化，以形成开口27，通过该开口27再次暴露出导电焊盘22的至少一部分。填充槽状件24a的第一保护层26形成嵌入在钝化层24中的脚部(foot portion)26a。第一保护层26可以是例如聚合物层。聚合物层可以由诸如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等等的聚合物材料形成，然而，还可以使用其他相对较软(通常为有机)的介电材料。形成方法包括旋转涂布或者其他方法。
[0041] 此后，如图3所示，在第一保护层26上形成PPI结构28，并且对该PPI结构28进行图案化，该PPI结构28通过开口27与导电焊盘22电连接。作为互连层的PPI结构28包括互连线区域28I和接合焊盘区域28P。互连线区域28I和接合焊盘区域28P可以同时形成，并且可以由相同的导电材料形成。在实施例中，互连线区域28I延伸为通过开口27与导电焊盘22电连接，并且在随后的工艺中，在接合焊盘区域28P上方形成凸块部件，并且该凸块部件与接合焊盘区域28P电连接。PPI结构28可以包括但不限于例如铜、铝、铜合金、或者其他可移动导电材料，采用电镀、无电镀、溅射、化学汽相沉积方法等等形成。在一些实施例中，PPI结构28还可以包括位于含铜层顶部上的含镍层(未示出)。在一些实施例中，PPI结构28还可以作为电源线、再分布线(RDL)、电感器、电容器或者任何无源元件起作用。通过PPI结构28的布线(routing)，可以直接或者可以不直接在导电焊盘22上方形成接合焊盘区域28P。
[0042] 然后，参考图3，在衬底10上形成第二保护层30，从而覆盖了PPI结构28以及第一保护层26的暴露部分。采用光刻工艺和/或蚀刻工艺，进一步对第二保护层30进行图案化，从而形成开口32，该开口32暴露出接合焊盘区域28P的至少一部分。开口32的形成方法可以包括光刻、湿式蚀刻或者干式蚀刻、激光钻孔等等。在一些实施例中，第二保护层30由聚合物层(比如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等等)形成，然而，也可以使用其他相对较软(通常为有机)的介电材料。在一些实施例中，第二保护层30由选自未掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化硅、氧化硅、及其组合的非有机材料形成。
[0043] 为了保护接合焊盘区域28P的暴露部分，如图4中所示，工艺进行至在开口32内形成阻挡层34。阻挡层34形成在开口32内的接合焊盘区域28P上，从而防止PPI结构28中的铜扩散至接合材料(比如焊料合金)中，该接合材料用于将衬底10与外部部件相接合。防止铜扩散提高了封装件的可靠性和接合强度。阻挡层34可以包含镍(Ni)、锡、锡铅(SnPb)、金(Au)、银、钯(Pd)、因(In)、镍钯金(NiPdAu)、镍金(NiAu)、Ni基合金、Au基合金、或者Pd基合金、其他类似材料、或者通过无电镀工艺或者浸镀工艺形成的合金。阻挡层34的厚度为大约0.1μm-10μm。在一个实施例中，阻挡层34是包含无电镀Ni层、无电镀Pd层、和浸镀Au层的三层结构，这种三层结构也被称为ENEPIG结构。例如，ENEPIG结构可以具有厚度为至少2μm的无电镀Ni层、厚度为至少0.02μm的无电镀Pd层、以及厚度为至少0.01μm的浸镀Au层。在一个实施例中，阻挡层34是包含无电镀Ni层和无电镀Pd层的双层结构，被称为ENEP结构。在一个实施例中，阻挡层34是包含无电镀Ni层的单层结构，该结构也被称为EN结构。在一个实施例中，阻挡层34是包含无电镀Ni层和浸镀Au层的双层结构，该结构也被称为ENIG结构。
[0044] 如图5中所示，在阻挡层34上形成焊料凸块36。在一个实施例中，通过将焊料球接合在阻挡层34上，然后回流该材料形成焊料凸块36。焊料凸块36可以包括不含铅的预焊料层、SnAg、或者包括锡、铅、银、铜、镍、铋、或者其组合的合金的焊料材料。因此，在半导体器件上完成凸块结构。所示出的实施例在钝化层24中提供槽状件24a，从而增强了钝化层24和第一保护层26之间的界面粘合性。这样可以改进PPI结构中的强度，并且可以减少和/或消除聚合物层的剥离和碎裂。因此，在封装组件工艺中，可以增强接合点的可靠性，并且可以减少凸块疲劳。
[0045] 在形成凸块之后，例如，可以形成封装件(encapsulant)，可以实施分离工艺将单个管芯单分出来，并且可以实施晶圆级或者管芯级堆叠等等。然而，应该注意，可以在许多不同情况下使用实施例。例如，可以在管芯至管芯接合结构、管芯至晶圆接合结构、晶圆至晶圆接合结构、管芯级封装、晶圆级封装等等中使用实施例。
[0046] 图6是描述了倒装芯片组件的示例性实施例的横截面图。图5中示出的结构被上下翻转，并且与图6底部的另一衬底100相接合。衬底100可以是封装衬底、板(例如，印刷电路板(PCB))、晶圆、管芯、插件衬底、或者其他适当的衬底。凸块结构通过各个导电接合点与衬底100相连接。例如，在衬底100上形成导电区域102并且对导电区域102进行图案化。导电区域102是通过掩模层104显示的接触焊盘或者导电迹线的一部分。在一个实施例中，掩模层104是在衬底100上形成并且经过图案化的阻焊层，从而暴露出导电区域102。掩模层104具有掩模开口，该掩模开口提供了用于形成焊料接合点的窗口。例如，可以在导电区域102上提供包括锡、铅、银、铜、镍、铋、或者其组合的合金的焊料层。衬底10可以与衬底100相连接，从而在阻挡层34和导电区域102之间形成接合点焊料结构106。示例性连接工艺包括助焊剂应用、芯片放置、回流熔化的焊料接合点、和/或清除助焊剂残留物。集成电路衬底10、接合点焊料结构106、和其他衬底100可以被称为封装组件200，或者在本实施例中，还可以被称为倒装芯片封装组件。
[0047] 图7至图9示出了根据可选实施例的在半导体器件中形成PPI结构的示例性方法的各个中间阶段。除非另有说明，这些实施例中的参考标号表示图1至图6中示出的实施例中的类似元件。
[0048] 参考图7，在钝化层24上形成第一保护层26来填充开口25。对第一保护层26进行图案化，以在第一区域I内形成开口27，通过该开口27，再次暴露出导电焊盘22的至少一部分。还对第一保护层26进行图案化，从而在第二区域II中形成另一槽状件26b，该槽状件26b暴露出导电焊盘区域之外的钝化层24的至少一部分。在一些实施例中，在第一保护层26中形成多于两个槽状件26b。还应该注意，提供的槽状件26b的放置仅仅用于说明的目的，以及槽状件26b的特定位置和图案可以改变，并且可以包括例如槽状件阵列、槽状件线、交错槽状件、网状槽状件等等。提供所示出的槽状件尺寸仅仅用于参考的目的，并且所示出的槽状件尺寸预期并非是实际尺寸或者实际相对尺寸。
[0049] 此后，如图8中所示，在第一保护层26上形成PPI结构28来填充开口27和26b。然后，对PPI结构28进行图案化，以提供互连线区域28I、接合焊盘区域28P、和伪区域28D。
在实施例中，在第一保护层26中的至少一个槽状件26b中形成伪区域28D，并且使该伪区域
28D与接合焊盘区域28P和互连线区域28I电分离。在一些实施例中，伪区域28D包括PPI材料，该PPI材料填充多于两个槽状件26b，并且连续延伸至第一保护层26的表面。
在实施例中，在第一保护层26中的至少一个槽状件26b中形成伪区域28D，并且使该伪区域
28D与接合焊盘区域28P和互连线区域28I电分离。在一些实施例中，伪区域28D包括PPI材料，该PPI材料填充多于两个槽状件26b，并且连续延伸至第一保护层26的表面。
[0050] 然后，参考图8，在衬底10上形成第二保护层30来覆盖PPI结构28和第一保护层26的暴露部分。接下来，对第二保护层30进行图案化，以形成开口32，该开口32暴露出接合焊盘区域28P。如图9中所示，阻挡层34和焊料凸块36形成在接合焊盘区域28P的暴露部分上。
[0051] 所示出的实施例在第一保护层26中提供槽状件26b，从而增强PPI结构28和第一保护层26之间的界面粘合性。这样可以改进PPI结构中的强度，并且可以减少和/或消除聚合物层的剥离和碎裂。因此，在封装组件工艺中，可以增强接合点的可靠性，并且可以减少凸块疲劳。
[0052] 图10至图11示出了根据可选实施例的在半导体器件中形成PPI结构的方法。除非另有说明，这些实施例中的参考标号表示图1至图9中所示出的实施例中的类似元件。
[0053] 如图10中所示，在第一保护层26上形成PPI结构28来填充开口27。然后，对PPI结构28进行图案化，从而提供互连线区域28I、接合焊盘区域28P、和伪区域28D。伪区域28D与接合焊盘区域28P和互连线区域28I电分离。在实施例中，伪区域28D包括至少一个槽状件28a，暴露出下面的第一保护层26的至少一部分。在一些实施例中，在伪区域28D中形成多于两个槽状件28a。还应该注意，提供的槽状件28a的放置仅仅用于说明的目的，以及槽状件28a的具体位置和图案可以改变，并且可以包括例如槽状件阵列、槽状件线、交错槽状件、网状槽状件等等。提供所示出的槽状件尺寸仅仅用于参考，并且所示出的槽状件尺寸预期并非是实际尺寸或者实际相对尺寸。
[0054] 然后，参考图11，在衬底10上形成第二保护层30来覆盖PPI结构28和第一保护层26的暴露部分。第二保护层30还填充PPI结构28的槽状件28a，从而形成嵌入在伪区域28D中的脚部30a。对第二保护层30进行进一步图案化，从而形成暴露出接合焊盘区域28P的开口，该开口用于形成阻挡层34和焊料凸块36。所示出的实施例在PPI结构28中提供槽状件28a，从而增强第一保护层26和第二保护层30之间的界面粘合性。这样可以改进PPI结构中的强度，并且可以减少和/或消除聚合物层的剥离和碎裂。因此，在封装组件工艺中，可以增强接合点的可靠性，并且可以减少凸块疲劳。
[0055] 图12至图13示出了根据可选实施例的在半导体器件中形成PPI结构的方法。除非另有说明，这些实施例中的参考标号表示图10至图11中示出的实施例中的类似元件。
[0056] 如图12中所示，在形成带有如图10中所示的伪焊盘区域28D的PPI结构28之后，形成第二保护层30来覆盖PPI结构28和第一保护层26的暴露部分。第二保护层30还填充槽状件28a，从而形成了嵌入在伪区域28D中的脚部30a。还对第二保护层30进行图案化，从而形成暴露出PPI结构28的接合焊盘区域28P的开口32，该开口用于形成阻挡层34和焊料凸块36。另外，对第二保护层30进行图案化，从而形成至少一个槽状件30b，该至少一个槽状件30b暴露出下面的伪区域28D的至少一部分。在一些实施例中，第二保护层30包括多于两个槽状件30b。还应该注意，提供的槽状件30b的放置仅仅用于说明的目的，以及槽状件30b的具体位置和图案可以改变，并且可以包括例如槽状件阵列、槽状件线、交错槽状件、网状槽状件等等。提供所示出的槽状件尺寸仅仅用于参考，并且所示出的槽状件尺寸预期并非是实际尺寸或者实际相对尺寸。
[0057] 参考图13，工艺进行至在开口32内形成阻挡层34，在该阻挡层34上形成焊料凸块36。阻挡层34还形成在第二保护层30的槽状件30b中，作为与PPI结构28的伪区域28D物理连接和电连接的伪金属塞34a。所示出的实施例在第二保护层30中提供槽状件
30b，从而增强了PPI结构28和第二保护层30之间的界面粘合性。这样可以改进PPI结构中的强度，并且可以减少和/或消除聚合物层的剥离和碎裂。因此，在封装组装工艺中，可以增强接合点的可靠性，并且可以减少凸块疲劳。
30b，从而增强了PPI结构28和第二保护层30之间的界面粘合性。这样可以改进PPI结构中的强度，并且可以减少和/或消除聚合物层的剥离和碎裂。因此，在封装组装工艺中，可以增强接合点的可靠性，并且可以减少凸块疲劳。
[0058] 根据示例性实施例的一个方面，一种半导体器件包括：半导体衬底、位于半导体衬底上面的钝化层、以及位于钝化层上面的互连层。该互连层包括线区域和接合焊盘区域。保护层位于互连层上面，并且暴露出互连层的接合焊盘区域。在焊盘区域的暴露部分上形成阻挡层，并且在阻挡层上形成焊料凸块。阻挡层由镍(Ni)层、钯(Pd)层和金(Au)层中的至少一层形成。
[0059] 根据示例性实施例的另一方面，一种封装组件包括通过接合点与衬底相连接的半导体器件。该半导体器件包括具有线区域和接合焊盘区域的钝化后互连(PPI)层，覆盖了PPI层的线区域并且暴露出PPI层的接合焊盘区域的聚合物层，以及位于PPI层的暴露出来的接合焊盘区域上的阻挡层。衬底包括导电区域。接合点焊料结构形成在半导体器件的阻挡层和衬底的导电区域之间。阻挡层由镍(Ni)层、钯(Pd)层和金(Au)层中的至少一层形成。
[0060] 根据示例性实施例的另一方面，一种形成半导体器件的方法包括以下步骤：在半导体衬底上面形成钝化层；在钝化层上面形成互连层，在互连层上面形成保护层；在保护层中形成开口，以暴露出互连层的接合焊盘区域；通过无电镀工艺或者浸镀工艺在保护层的开口内的焊盘区域上形成阻挡层；以及在阻挡层上形成焊料凸块。阻挡层由镍(Ni)层、钯(Pd)层和金(Au)层中的至少一层形成。
[0061] 在上述详细描述中，参考本发明的具体示例性实施例描述了本发明。然而，很明显，可以在不背离本发明的较广泛的精神和范围的情况下对其做出各种更改、结构、工艺、以及改变。因此，本说明书和附图被视为说明性的而非限制性的。可以理解，本发明能够使用各种其他组合和环境，并且能够在如本文所表达的发明构思的范围内进行各种改变或者更改。
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
钝化热门专利
QQ群二维码
意见反馈
意见反馈