形成半导体器件的方法
专利汇可以提供形成半导体器件的方法专利检索，专利查询，专利分析的服务。并且一种形成 半导体 器件的方法包括：提供其中形成有栅极绝缘图案和第一导电图案的半导体衬底，实施第一蚀刻工艺以使得每个第一导电图案的宽度变窄，在第一导电图案、栅极绝缘图案和半导体衬底的暴露表面上形成辅助层，和通过蚀刻第一导电图案之间的半导体衬底和辅助层形成沟槽。，下面是形成半导体器件的方法专利的具体信息内容。
1.一种形成半导体器件的方法，包括：
提供限定有栅极绝缘图案和第一导电图案的半导体衬底；
实施第一蚀刻工艺以使得每个所述第一导电图案的宽度变窄；
在所述第一导电图案、所述栅极绝缘图案和所述半导体衬底的暴露的表面上形成辅助层；和
通过蚀刻所述第一导电图案之间的所述半导体衬底和所述辅助层形成沟槽。
2.根据权利要求1所述的方法，其中所述第一蚀刻工艺是各向同性蚀刻工艺。
3.根据权利要求2所述的方法，其中所述各向同性蚀刻工艺是使用HBr、Cl2和O2的混合气体的干蚀刻工艺。
4.根据权利要求1所述的方法，还包括在形成所述沟槽之后：
在所述各沟槽内形成隔离层；
降低所述隔离层的高度以暴露所述第一导电图案的顶部；和
在包括所述隔离层和所述第一导电图案的整个表面上形成介电层和第二导电层。
5.根据权利要求4所述的方法，还包括：在形成所述沟槽和形成所述隔离层之间，实施第二蚀刻工艺以移除所保留的辅助层。
6.根据权利要求1所述的方法，其中所述辅助层包括聚合物。
7.根据权利要求1所述的方法，包括使用CH2F2气体或C5F8气体形成所述辅助层。
8.根据权利要求1所述的方法，还包括在所述第一蚀刻工艺之后，实施对所述第一导电图案的蚀刻损伤进行补偿的处理工艺。
9.根据权利要求8所述的方法，包括在由O2气体或由HBr和O2的混合气体构成的气氛下实施所述处理工艺。
10.根据权利要求1所述的方法，其中，当形成所述沟槽时，完全地移除所述辅助层或者部分所述辅助层保留在所述第一导电图案的侧壁上。
11.根据权利要求1所述的方法，包括：在其中用于形成所述第一导电图案的硬掩模图案保留在所述第一导电图案上的状态下实施所述第一蚀刻工艺。
12.一种形成半导体器件的方法，包括：
提供限定有栅极绝缘图案和第一导电图案的半导体衬底；
实施第一蚀刻工艺以使得每个所述第一导电图案的宽度变窄；
实施第二蚀刻工艺以沿着每个具有变窄宽度的所述第一导电图案而在暴露的所述半导体衬底中形成沟槽；
在所述沟槽和所述第一导电图案上形成辅助图案；和
使每个所述沟槽的深度增加，由此形成隔离区。
13.根据权利要求12所述的方法，其中所述第一蚀刻工艺是各向同性蚀刻工艺。
14.根据权利要求13所述的方法，其中所述各向同性蚀刻工艺是使用HBr、Cl2和O2的混合气体的干蚀刻工艺。
15.根据权利要求12所述的方法，其中所述第二蚀刻工艺是各向异性蚀刻工艺。
16.根据权利要求15所述的方法，包括：使用HBr、Cl2和O2的混合气体来实施所述各向异性蚀刻工艺。
17.根据权利要求12所述的方法，还包括：在所述第一蚀刻工艺和第二蚀刻工艺之后，实施对所述第一导电图案的表面的损伤进行补偿的处理工艺。
18.根据权利要求16所述的方法，包括：在由O2气体或由HBr和O2的混合气体构成的气氛下、使用仅仅等离子源功率来实施所述处理工艺。
19.根据权利要求17所述的方法，包括重复实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述处理工艺。
20.根据权利要求12所述的方法，其中所述辅助图案包括聚合物。
21.根据权利要求12所述的方法，包括：在其中用于形成所述第一导电图案的硬掩模图案保留在所述第一导电图案上的状态下实施所述第一蚀刻工艺。
22.根据权利要求12所述的方法，还包括：通过采用绝缘材料填充所述隔离区在所述各隔离区中形成隔离层。
23.根据权利要求22所述的方法，还包括：如果在形成所述隔离层之前保留一部分所述辅助图案，则实施所保留的辅助图案的移除。
技术领域
一个或多个实施方案涉及形成半导体器件的方法，更特别涉及形成其中形成沟槽用于隔离的半导体器件的方法。
背景技术
以下对作为一种非易失性器件的NAND快闪器件进行示例性描述。
NAND快闪器件的存储单元阵列包括大量平行串。每个串均是有源区，并且在所述串之间形成用于隔离的沟槽。此处，由于半导体器件的高度集成，所以不仅有源区的宽度而且沟槽的宽度也变窄。因此，沟槽内部的深宽比增加，这使得采用绝缘材料填充沟槽内部的间隙填充工艺逐渐地复杂化。
此外，由于半导体器件的高度集成，存储单元之间的间隙也变窄，这可导致存储单元之间的增加的干扰效应。
发明内容
根据本发明公开的实施方案，在用于浮置栅极的第一导电图案的宽度变窄之后，在包括第一导电图案和半导体衬底的暴露表面的整个表面上形成辅助层，并且实施蚀刻工艺，由此形成沟槽。在这种情况下，由于辅助层，所以每个沟槽的顶部宽度可大于沟槽的底部宽度。
在本发明公开内容的一个实施方案中，一种形成半导体器件的方法包括：提供其中限定有栅极绝缘图案和第一导电图案的半导体衬底，实施第一蚀刻工艺以使得每个第一导电图案的宽度变窄，在第一导电图案、栅极绝缘图案和半导体衬底的暴露表面上形成辅助层，和通过蚀刻第一导电图案之间的半导体衬底和辅助层形成沟槽。
第一蚀刻工艺优选使用各向同性蚀刻工艺来实施，所述各向同性蚀刻工艺优选使用采用HBr、Cl2和O2的混合气体的干蚀刻工艺来实施。
在形成沟槽之后，在各个沟槽内形成隔离层，降低隔离层的高度以暴露第一导电图案的顶部，并且在包括隔离层和第一导电图案的表面上形成介电层和第二导电层。
优选在形成沟槽和形成隔离层之间实施移除保留的辅助层的蚀刻工艺。
当降低隔离层的高度时，优选实施移除保留的辅助层的第二蚀刻工艺。
辅助层优选由聚合物制成，辅助层优选使用CH2F2气体或C5F8气体形成。
在第一蚀刻工艺之后，优选实施对第一导电图案的蚀刻损伤进行补偿的处理工艺。处理工艺优选在包含仅仅O2气体或HBr和O2的混合气体的气氛下实施。
当形成沟槽时，优选完全地移除辅助层或者部分辅助层保留在第一导电图案的侧壁上。
在本发明公开内容的另一个实施方案中，一种形成半导体器件的方法包括：提供其中限定有栅极绝缘图案和第一导电图案的半导体衬底，实施第一蚀刻工艺以使得每个第一导电图案的宽度变窄，实施第二蚀刻工艺以沿着均具有变窄宽度的第一导电图案而在暴露的半导体衬底中形成沟槽，在沟槽和第一导电图案上形成辅助图案，和增加每个沟槽的深度，由此形成隔离区。
第一蚀刻工艺优选使用各向同性蚀刻工艺来实施，所述各向同性蚀刻工艺优选使用采用HBr、Cl2和O2的混合气体的干蚀刻工艺来实施。
第二蚀刻工艺优选使用各向异性蚀刻工艺来实施，所述各向异性蚀刻工艺优选使用采用HBr、Cl2和O2的混合气体来实施。
在实施第一蚀刻工艺和第二蚀刻工艺之后，实施对第一导电图案的表面损伤进行补偿的处理工艺。处理工艺优选使用仅仅等离子体源功率来实施，和优选在包含仅仅O2气体或HBr和O2的混合气体的气氛下实施。优选重复实施所述第一蚀刻工艺、第二蚀刻工艺和处理工艺。辅助图案优选由聚合物制成。
如果在形成隔离层之前保留部分辅助图案，那么优选移除保留的辅助图案。
附图说明
图1A至1H是说明根据本发明公开内容的一个实施方案形成半导体器件的方法的截面图。
具体实施方式
图1A至1H是说明根据一个实施方案的形成半导体器件的方法的截面图。
参考图1A，描述NAND快闪器件作为一个实例。
在半导体衬底100上形成用于电子隧穿的栅极绝缘层102，并且在栅极绝缘层102上形成用于浮置栅极的第一导电层104。栅极绝缘层102优选由氧化物层形成，第一导电层104优选由多晶硅层形成。更详细地，优选通过依次地堆叠未掺杂的多晶硅层和掺杂的多晶硅层来形成第一导电层104。
参考图1B，在第一导电层(参见图1A的104)上依次地形成栅极掩模层106和硬掩模图案108。栅极掩模层106优选由氮化物层形成。硬掩模图案108优选通过依次地堆叠氧化物层、非晶碳层和SION层或者依次地堆叠氧化物层和SION层来形成。对硬掩模图案108的整个表面实施蚀刻工艺，由此图案化栅极掩模层106。通过图案化暴露的第一导电层(参见图1A的104)和暴露的栅极绝缘层(参见图1A的102)来形成第一导电图案104a和栅极绝缘图案102a。所述蚀刻工艺优选使用干蚀刻工艺(例如，各向异性的干蚀刻工艺)来实施，以防止第一导电图案104a的外形变形。各向异性干蚀刻工艺优选使用HBr、Cl2和O2的混合气体来实施。
参考图1C，实施第一蚀刻工艺以使得每个第一导电图案104a的宽度变窄。更详细地，第一蚀刻工艺优选使用干蚀刻工艺(例如，各向同性干蚀刻工艺)来实施。各向同性干蚀刻工艺优选使用HBr、Cl2和O2的混合气体来实施。如果实施第一蚀刻工艺，那么不仅每个第一导电图案104a的宽度而且每个栅极绝缘图案102a的宽度均变窄。一部分半导体衬底100也被暴露，由此形成均具有浅深度的沟槽TC。
由于第一导电图案104a的宽度(W1)窄于硬掩模图案108的宽度(W2)，所以第一导电图案104a之间的距离(W3)得到加宽。因此，后续的存储单元之间的干扰效应可减小。
第一导电图案104a的宽度变窄之后，优选实施处理工艺以补偿由第一蚀刻工艺所导致的对第一导电图案104a的侧壁的损伤。处理工艺优选在包含O2或HBr和O2的混合气体的气氛下、使用仅仅等离子体源功率来实施。
参考图1D，实施第二蚀刻工艺以增加沟槽TC的深度。第二蚀刻工艺优选使用干蚀刻工艺(例如，各向同性或者各向异性的干蚀刻工艺)来实施。因为第一导电图案104a的侧壁可在第二蚀刻工艺期间得到蚀刻，所以该处理工艺优选在第二蚀刻工艺已经完成之后来实施。
所述第一蚀刻工艺、第二蚀刻工艺和处理工艺均优选实施若干次，以控制第一导电图案104a之间的距离(W3)和沟槽TC的深度。
参考图1E，在包括第一导电图案104a和沟槽TC的整个表面上形成辅助层110。
辅助层110形成为使得用于隔离的沟槽TC的顶部和底部的宽度产生差别，并且辅助层110优选由聚合物(即绝缘材料)制成。使用聚合物形成辅助层110的工艺优选与在先工艺一起原位实施。可使用任意合适的形成辅助层110的方法。例如，辅助层110优选使用蚀刻气体(例如，CH2F2气体或C5F8气体)来形成。更详细地，在这种情况下，当CH2F2气体或者C5F8气体注入其中装载半导体衬底100的腔室时，CH2F2气体或者C5F8气体与硬掩模图案108、栅极掩模层106或者第一导电图案104a反应，以产生聚合物。此处，聚合物大部分积累在沟槽TC的底部和侧部上，由此形成辅助层110。
参考图1F，为形成隔离区，实施用于使得均具有浅深度的沟槽TC的深度增加的蚀刻工艺。蚀刻工艺优选使用各向异性干蚀刻工艺来实施，以在相对于半导体衬底100垂直的方向上蚀刻沟槽TC。所述各向异性干蚀刻工艺优选使用HBr、Cl2和O2的混合气体来实施。如果实施各向异性的干蚀刻工艺，那么在沟槽TC的底部形成的辅助层(参见图1D的110)在沟槽TC的侧壁上形成的辅助层(参见图1D的110)之前得到移除，所以形成辅助图案110a。将沿着辅助图案110a暴露的半导体衬底100移除，以增加沟槽TC的深度。辅助图案110a可用于保护第一导电图案104a、栅极绝缘图案102a和沟槽TC的部分侧壁免受蚀刻工艺的影响。尽管部分保留辅助图案110a，但它们不影响器件的电性能，而且它们也可完全被移除。即，当实施增加沟槽TC深度的蚀刻工艺时，可完全地移除辅助图案110a，或者在形成沟槽TC之后通过进一步实施蚀刻工艺，可移除保留的辅助图案110a。
如果沟槽TC的顶部宽度(W4)宽于其底部宽度(W5)，那么可容易地实施采用用于隔离层的绝缘材料来填充所述沟槽的间隙填充工艺(参见图1F)。
此外，通过形成和蚀刻所述辅助层(参见图1D的110)，可重复实施减小沟槽TC深度的工艺。在这种情况下，由于沟槽TC的底部宽度(W5)和顶部宽度(W4)之间的差异可进一步增加，所以可容易地实施后续的间隙填充工艺。
参考图1G，采用相应隔离层112填充沟槽TC。更详细地，为完全地填充沟槽TC，用于隔离层112的绝缘材料形成为覆盖全部硬掩模图案(参见图1E的108)。然后，通过实施抛光工艺以暴露栅极掩模层106来形成仅仅在各个沟槽TC内形成的隔离层112。
用于隔离层112的绝缘材料优选包括：高密度等离子体(HDP)层、可流动的旋涂玻璃(SOG)(flowable spin-on glass)层或原硅酸四乙酯(TEOS)层。此处，HDP层、可流动的SOG层或TEOS层优选单独使用或者组合堆叠使用。
参见图1H，通过实施蚀刻工艺以降低隔离层112的高度来控制有效场高度(EFH)。在这种情况下，可在移除栅极掩模层(参见图1F的106)之后降低隔离层112的高度，或者可在降低隔离层112的高度之后移除栅极掩模层(参见图1F的106)。此时，由于在降低隔离层112的高度的同时部分辅助图案110a被移除，所以第一导电图案104a的顶部暴露。在包括隔离层112、辅助图案110a和第一导电图案104a的整个表面上形成介电层114。在介电层114上形成用于控制栅极的第二导电层116。介电层114优选通过堆叠氧化物层、氮化物层和氧化物层来形成。第二导电层116优选由多晶硅层形成。
根据一个或多个实施方案，在用于浮置栅极的第一导电图案的宽度变窄之后，在包括第一导电图案和暴露的半导体衬底的整个表面上形成辅助层，并且通过实施蚀刻工艺形成沟槽。此时，由于辅助层被图案化并因此辅助图案保留在第一导电图案的侧壁上，所以可确保每个沟槽的顶部宽度。此外，当实施用于实施沟槽的蚀刻工艺时，第一导电图案的侧壁可得到保护。因此，可防止存储单元电性能的劣化。
相关申请
本申请要求2008年12月4日提交的韩国专利申请10-2008-0122401的优先权，通过引用将其全部内容并入本文。
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