自从几十年前首先提出集成电路以来，集成电路几何结构在尺寸上已经 急剧降低。以后，集成电路一般遵循两年/一半尺寸的规则(通常称作摩尔 定律)，这意味着在芯片上的器件数量每两年增加一倍。现在，制造设备是 具有0.1μm特征部件尺寸的常规制造装置，且未来的设备马上将是具有甚至 更小特征部件尺寸的制造装置。
由于相邻金属线之间的电容耦合必须被降低以进一步降低集成电路上器 件的尺寸，因此器件几何结构的尺寸降低已经对具有低介电常数(k)值的 膜产生了需求。特别是，需要具有小于约3.0介电常数的绝缘体。具有这种 低介电常数的绝缘体的实例包括多孔电介质、碳掺杂氧化硅和聚四氟乙烯 (PTFE)。
一种已经用于制造多孔的碳掺杂氧化硅膜的方法是由气体混合物沉积这 种膜，该气体混合物包括有机硅化合物和包括热不稳定粒种(species)或者 挥发基的化合物，然后，后处理所沉积的膜以从所沉积的膜中去除热不稳定 粒种或挥发基(volatile group)，诸如有机基团。从所沉积的膜去除热不稳 定粒种或挥发基会导致在膜中产生纳米级尺寸的空隙，这降低了膜的介电常 数例如降低至约2.5。
由于空气具有接近1的介电常数，因此形成由纳米级尺寸空隙构成的大 的空气间隙将进一步降低介电常数。但是，在形成大空气间隙时使用的热处 理存在几个问题，例如，热去除会在该结构中产生应力，这将导致稳定性问 题。
因此，考虑到集成电路特征部件尺寸的持续降低和常规方法中存在的问 题，仍需要形成具有低于3.0的介电常数的介电层的方法。

本发明总体提供用于形成多级互连结构的方法，这种多级互连结构包括 封装在较小特征部件中的均匀空气气隙。
一个实施方式提供了一种用于在半导体结构中形成导电线路的方法，包 括：在第一介电层中形成多个沟槽，其中多个空气间隙将形成于第一介电层 中；在沟槽中沉积共形介电阻挡膜，其中共形介电阻挡膜包括低k介电材料， 该介电材料被构成为用作抵抗在第一介电层中形成空气间隙时使用的湿蚀 刻化学试剂的阻挡层；在共形低k介电层上方沉积金属扩散阻挡膜；和沉积 导电材料以填充沟槽。
另一个实施方式提供了一种用于形成具有空气间隙的介电结构的方法， 包括：在第一介电层中形成多个沟槽，其中沟槽被构成为在其中保留导电材 料；在沟槽中沉积第一共形介电阻挡膜；沉积第一导电材料以填充沟槽；平 坦化第一导电材料以暴露出第一介电层；在导电材料上形成第一自对准覆盖 层；在第一导电材料和第一介电层上方沉积第一多孔介电阻挡层；和通过使 用湿蚀刻溶液经过第一多孔介电阻挡层去除第一介电层，从而在沟槽之间形 成空气间隙。其中第一共形介电阻挡膜用作抵抗湿蚀刻溶液的阻挡层和蚀刻 终止层。
再一实施方式提供了用于形成具有空气间隙的介电结构的方法，包括： 在第一介电层中形成多个沟槽，其中沟槽具有倾斜侧壁且底部窄而开口宽； 在沟槽中沉积第一共形介电阻挡膜；沉积第一导电材料以填充沟槽；平坦化 第一导电材料以暴露出第一介电层；去除第一介电层以在第一导电材料周围 形成倒转沟槽，其中倒转沟槽具有倾斜侧壁且开口窄而底部宽；和通过在倒 转沟槽中沉积第一非共形介电层在至少一部分倒转沟槽中形成多个空气间 隙，其中空气间隙形成在高宽比大于确定值的倒转沟槽中。
附图说明
为了能更详细理解本发明上述引用的特征，参照多个实施方式对上文简 要概述的本发明进行更详细的描述，其中一些实施方式在附图中示出。但是， 应注意，附图仅示出本发明的典型实施方式，因此不应视为是对本发明范围 的限制，本发明可涵盖其他等效实施方式。
图1A-1J示意性示出了根据本发明实施方式用于形成多级互连结构的处 理顺序期间基板叠层的横截面视图。
图2A-2J示意性示出了根据本发明另一实施方式用于形成多级互连结构 的处理顺序期间基板叠层的横截面视图。
图3A-3F示意性示出了根据本发明又一实施方式用于形成多级互连结构 的处理顺序期间基板叠层的横截面视图。
图4示出了根据图1A-1J中示出的处理顺序的处理步骤。
图5示出了根据图2A-2J中示出的处理顺序的处理步骤。
图6示出了根据图3A-3F中示出的处理顺序的处理步骤。
为了便于理解，可能的情况下，使用了相同的参考标号表示图中共用的 相同元件。应当理解，在一个实施方式中公开的元件可被有益地使用在其他 实施方式中而不需特别引用。

本发明的实施方式总体提供了一种用于在多级互连结构中形成空气间隙 的方法。空气间隙一般形成在其中金属结构被密集包封的区域处，例如在镶 嵌结构的沟槽级(trench level)中。共形低k介电阻挡膜沉积在金属结构周 围，以提供空气间隙周围的机械支撑并保护金属结构在空气间隙形成期间不 受湿蚀刻化学试剂和湿气的影响。唯一多孔低k介电层形成在可去除的层间 介电(ILD)层(或称为层间电介质层)上方。多孔介电阻挡层用作允许湿 蚀刻化学试剂透过和允许去除ILD层和在其中形成空气间隙的薄膜。然后在 多孔介电阻挡层上方沉积致密的介电阻挡层。低应力低k的ILD层可沉积在 致密介电阻挡层上方，提供用于在下一级中形成多个结构的电介质。低应力 ILD层降低了由于在多级互连结构中形成多个空气间隙导致的应力。在另一 实施方式中，非共形低k介电层沉积在具有倾斜侧壁的金属结构周围，且多 个空气间隙可形成在致密地包封了金属结构的那部分非共形低k层中。
通过多孔介电阻挡层形成空气间隙
图1A-1J示意性示出了根据本发明实施方式在形成多级互连结构的处理 顺序期间的基板叠层的横截面视图。图4示出了根据图1A-1J中示出的处理 顺序的处理200。
在器件诸如晶体管形成在半导体基板101上之后，在基板101上可形成 通路层102。通路层102通常是具有形成于其中的多个导电元件(通路)103 的介电膜。导电元件103被构成为与形成在基板101中的器件电连接。多级 互连结构通常包括交替的导电材料和电介质的沟槽层和通路层，其形成在通 路层102上以提供用于基板101中器件的电路。沟槽层通常是指形成有导电 线路的介电层。通路层是具有多条小金属通路的电介质层，这些金属通路提 供从一个沟槽层向另一个沟槽层的电路径。
处理200提供一种用于在通路层102上方形成多级互连结构的方法。
在步骤201中，如图1A中示出的蚀刻终止层104全部沉积在通路层102 上方，且第一介电层105例如二氧化硅层沉积在蚀刻终止层104上。蚀刻终 止层104被构成为在随后的蚀刻步骤期间保护通路层102并用作介电扩散阻 挡层。蚀刻终止层104可以是碳化硅层。
在步骤202中，多个沟槽106形成在介电层105和蚀刻终止层104中。 沟槽106可使用本领域技术人员公知的任何常规方法形成，诸如使用光致抗 蚀剂进行图案化、之后蚀刻。
在步骤204中，共形介电阻挡膜107沉积在包括沟槽106侧壁的基板整 个顶部表面上方。共形介电阻挡膜107被构成为用作阻挡层以保护随后形成 在沟槽106中的多个金属结构诸如铜线在随后的处理中不受湿蚀刻化学试剂 以及湿气的影响。此外，在其周围形成多个空气间隙之后，共形介电阻挡膜 107也为形成在沟槽106中的金属结构提供机械支撑。在一个实施方式中， 共形的介电阻挡膜107包括低k介电阻挡材料，诸如氮化硼(BN)、氮化硅 (SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、或它 们的组合。
在一个实施方式中，共形介电阻挡膜107是氮化硼(BN)层，k值低于 约5.0，通过等离子体增强化学气相沉积(PECVD)工艺形成。共形介电阻 挡膜107可具有从约至约的厚度。沉积氮化硼层可包括由含硼前 体形成含硼膜，和用含氮前体处理含硼膜。形成含硼膜可在存在或不存在等 离子体的情况下实施。含硼前体可以是乙硼烷(B2H6)、环硼氮烷(B3N3H6) 或环硼氮烷的烷基替换衍生物。处理含硼膜包括等离子体处理、紫外线(UV) 固化处理、热退火处理和它们的组合。含氮前体可以是氮气(N2)、氨气(NH3) 或联氨(N2H4)。沉积氮化硼膜的详细描述可在名称为“Boron Nitride and Boron-Nitride Derived Materials Deposition Method”、2007年5月23日提交 的美国临时专利申请序列No.60/939,802(代理卷号No.11996)中发现，通 过参考将其并入本文。
在步骤206中，金属扩散阻挡层108形成在共形介电阻挡膜107上方。 该金属扩散阻挡层108被构成为防止在随后沉积在沟槽106中的金属线和其 附近的介电结构之间的扩散。金属扩散阻挡层108可包括钽(Ta)和/或氮 化钽(TaN)。
在步骤208中，沟槽106可填充有包括一种或多种金属的导电线路109， 如图1B中所示。在一个实施方式中，实施溅射步骤以从沟槽106的底壁的 整个或部分去除金属扩散阻挡层108和共形介电阻挡膜107，以使导电线路 109可与通路层102中的导电元件103直接接触。沉积导电线路109可包括 形成导电籽晶层以及在导电籽晶层上沉积金属。导电线路109可包括铜 (Cu)、铝(Al)或具有所需导电性的任何合适材料。
在步骤210中，在导电线路109、金属扩散阻挡层108以及共形介电阻 挡膜107上进行化学机械抛光(CMP)工艺以暴露介电层105，如图1C中 所示。
在步骤212中，在导电线路109上形成自对准覆盖层110。自对准覆盖 层110可使用无电镀沉积形成，并且仅形成在导电线路109的暴露表面上。 自对准覆盖层110被构成为一种阻挡层，用以保护导电线路109不受形成空 气间隙时使用的湿蚀刻化学试剂影响，且防止粒种跨过导电线路109的上表 面扩散。自对准覆盖层110可防止铜和氧的扩散。由于导电线路109包括铜， 因此自对准覆盖层110可包括多种合成物，其含有钴(Co)、钨(W)、或 钼(Mo)、磷(P)、硼(B)、铼(Re)及它们的组合。形成自对准覆盖 层110的详细描述可在名称为“Adhesion and Minimizing Oxidation on Electroless Co Alloy Films for Integration with low k inter-Metal Dielectric and Etch Stop”的美国专利公开No.2007/0099417中发现，在此通过参考将其并 入本文。
在步骤214中，多孔介电阻挡层111沉积在导电线路109上和共形介电 阻挡膜107上。多孔介电阻挡层111是低k介电阻挡层，k<4.0。多孔介电 阻挡层111允许蚀刻溶液诸如稀释的氢氟酸(DHF)溶液浸透，以渗入到下 方的可去除层诸如第一介电层105中，以形成多个空气间隙。多孔的介电阻 挡层111是富碳的且是疏水的。多孔介电阻挡层111通常具有低湿蚀刻速率 以使得与蚀刻溶液接触不会影响其结构。在一个实施方式中，低湿蚀刻速率 可通过降低或消除多孔介电阻挡层111中的Si-O键实现。在一个实施方式中， 多孔介电阻挡层111也可用作导电线路109中的用于金属诸如铜的扩散阻挡 层。在一个实施方式中，多孔介电阻挡层111是疏水的，因此最小化了来自 湿蚀刻工艺的剩余物质和污染。在一个实施方式中，多孔介电阻挡层111的 疏水性可通过控制多孔介电阻挡层111中的碳含量来获得。
在一个实施方式中，多孔介电阻挡层111包括碳化硅(SiC)、碳氮化硅 (SiCN)，或它们的组合物，而没有硅氧键(Si-O)。在一个实施方式中， 多孔介电阻挡层111可具有在约10至约100之间的厚度。在另一实施方 式中，多孔介电阻挡层111可具有约50至约300之间的厚度。
多孔介电阻挡层111可通过使用含硅和碳的前体进行化学气相沉积形 成。在一个实施方式中，采用低密度等离子体条件来形成多孔介电阻挡层 111。在一个实施方式中，多孔介电阻挡层111可以是通过将包括氢的处理 气体和无氧有机硅化合物的反应沉积的碳化硅层，这种沉积方法与名称 “Method of Improving Stability in Low k Barrier Layers”的美国专利 No.6,790,788中用于沉积低k碳化硅层的方法相类似，在此通过参考将其并 入本文。
用于形成多孔介电阻挡层的方法的详细描述在2007年10月9日提交的、 名称为“Method to Obtain Low K Dielectric Barrier with Superior Etch Resistivity”的美国专利申请序列No.——(代理卷号No.11498)中发现，在 此通过参考将其并入本文。实例1列出了用于沉积多孔介电阻挡膜111的示 范性方案。
实例1
用于沉积具有碳化硅的多孔介电阻挡层的PECVD沉积工艺包括使用具 有三甲硅烷(TMS，(CH3)3SiH)和乙烯(C2H4)的组合物的前体。设置 包括TMS和乙烯的比率的处理条件，以使碳的原子百分比大于15％。在一 个实施方式中，乙烯和TMS的比率约为1:1至约8:1，TMS/乙烯前体和载 气的流速在约5sccm至约10000sccm之间，且温度为约350℃。对于这些条 件，室压力在约10毫托(mTorr)至约1个大气压之间，用于等产生离子体 的射频功率(RF)在约15W和约3000W之间，且在基板和喷头之间的间隔 被构成为可提供前体至被处理的基板，从约200密耳(mils)至约2000密耳。
返回图4，在步骤216中，可产生一图案以暴露出其中将形成空气间隙 的区域。在多孔介电阻挡层111上沉积光致抗蚀剂层112。之后在光致抗蚀 剂层112中显影出一图案，以经由孔113暴露出部分多孔介电阻挡层111， 如图1D中所示。该图案用于限制导电线路109之间的距离在一定范围之内 的区域内的空气间隙。例如，空气间隙被限制在相邻导电线路109之间的距 离大于5nm的区域中。空气间隙对于紧密包封的导电线路109之间的电介质 的低k值是最有效的。此外，在较远的金属结构之间、诸如具有大节距的导 电线路109之间或通路层的通路之间形成空气间隙，会影响机械结构的完整 性。因此在该步骤中形成图案以将空气间隙限制在一定范围内。在一个实施 方式中，多个空气间隙可形成在相邻的导电线路109之间，这里导电线路109 之间的距离在约5nm至约200nm之间。
在步骤218中，进行湿蚀刻工艺。部分第一介电层105通过经由孔113 暴露出的多孔介电阻挡层111接触蚀刻溶液诸如DHF溶液，且被完全或部 分蚀刻掉从而形成多个空气间隙114，如图1E中所示。在一个实施方式中， DHF溶液包括6份的水和1份的氢氟酸。其他湿蚀刻化学试剂诸如缓冲的氢 氟酸(BHF，NH4F+HF+H2O)也可用于经由多孔介电阻挡层111蚀刻第一 介电层105。示范性蚀刻方法可在名称为“Etch Process for Etching Microstructures”的美国专利No.6,936,183中发现，在此通过参考将其并入本 文。蚀刻溶液经由多孔介电层111到达第一介电层105，蚀刻产物经由多孔 介电阻挡层111去除，如图1E中箭头所示。
蚀刻处理通过共形介电阻挡膜107、蚀刻终止层104和围绕第一介电层 105的多孔介电阻挡层111控制。共形介电阻挡膜107和多孔介电阻挡层111 也为空气间隙114提供均匀结构。在蚀刻工艺之后进行清洗工艺以去除光致 抗蚀剂和蚀刻工艺的残余物。
在步骤220中，一旦完成空气间隙的形成，就在多孔介电阻挡层111上 沉积如图1F中所示的致密介电阻挡层115。致密介电阻挡层115被构成为防 止导电线路109中的金属诸如铜的扩散以及空气间隙114中湿气的迁移。致 密介电阻挡层115可包括薄的低k介电阻挡膜诸如碳化硅(SiC)、碳氮化 硅(SiCN)、氮化硼(BN)、硼氮化硅(SiBN)、硼碳氮化硅(SiBCN) 或它们的组合。在一个实施方式中，致密介电阻挡层115具有在约20至约 500之间的厚度。在另一个实施方式中，致密介电阻挡层115具有约50 至约200之间的厚度。
在步骤222中，ILD层116沉积在致密介电阻挡层115上。任何合适的 介电材料都可用作ILD层116。在一个实施方式中，ILD层116是沟槽层之 间的具有k<2.7介电常数的低k且低应力的电介质。ILD层116中的低应力 能使ILD层116吸收和/或中和通过形成空气间隙114产生的应力。ILD层 116也具有良好的机械特性用以支撑该结构。在一个实施方式中，ILD层116 具有约100至约5000之间的厚度。ILD层116可以是碳掺杂的二氧化硅， 氧碳化硅(SiOxCy)或它们的组合。用于形成ILD层116的方法可在美国专 利公开No.2006/0043591中发现，其名称为“Low Temperature Process to Produce Low-K Dielectrics with Low Stress by Plasma-Enhanced Chemical Vapor Deposition(PECVD)”，在此通过参考将其并入本文。
在步骤224中，蚀刻终止层127形成在ILD层116上。蚀刻终止层127 被构成为保护ILD层116不受到随后在ILD层116上方的沟槽层中形成空气 间隙时使用的湿蚀刻化学试剂的影响。在一个实施方式中，蚀刻终止层127 可包括碳化硅。
在步骤226中，第二介电层117形成在蚀刻终止层127上。第二介电层 117可与第一介电层105相似。在一个实施方式中，第二介电层117包括二 氧化硅。
在步骤227中，如图1F中所示，常规双镶嵌结构118可形成在分别用 于在其中形成新的通路层和新的沟槽层的ILD层116以及第二介电层117 中。用于形成双镶嵌结构的详细描述可在美国专利申请公开 No.2006/0216926中发现，其名称为“Method of Fabricating a Dual Damascene Interconnect Structure”，在此通过参考将其并入本文。
如图1G-1J中所示，可重复步骤204至218以在形成于第二介电层117 中的导电线路121之间形成多个空气间隙126。在沉积与阻挡层108相似的 金属扩散阻挡层120之前，在双镶嵌结构118中可沉积与共形介电阻挡膜107 相类似的共形介电阻挡膜119。在打孔穿通(punch through)步骤之后，在 镶嵌结构118中可形成导电线路121。与自对准覆盖层110相类似的覆盖层 122和与多孔介电阻挡层111类似的多孔介电阻挡层123可在CMP工艺之后 形成。光致抗蚀剂层124可沉积在多孔介电阻挡层123上，在光致抗蚀剂层 124中形成一图案以经由光致抗蚀剂124中的多个孔125暴露出部分的第二 介电层117。然后采用湿蚀刻工艺形成多个空气间隙126。
相似地，可使用上述工艺在每个顺序介电层的所选区域中形成空气间隙。
上述的空气间隙形成工艺具有超越常规空气间隙形成方法例如热分解的 多个优势。
首先，共形低k介电阻挡层诸如共形介电阻挡层107和119不仅用作良 好的介电阻挡层以保护金属诸如铜不受到在顺序步骤中使用的湿气和化学 溶液的影响，而且在空气间隙形成之后也对导电线路提供了机械支撑。
第二，与热分解相比，本发明的实施方式使用选择性蚀刻方法以形成均 匀的多个空气间隙。特别地，采用湿蚀刻化学试剂诸如DHF和BHF去除所 形成的电介质诸如SiO2以形成空气间隙。热分解不是选择性的。所有可处理 的材料都将被去除或损坏，且在该结构中任何剩余的可处理材料都会导致随 后处理步骤中的可靠性问题。用在本发明中的湿蚀刻方法是选择性的且经由 光刻和图案化步骤仅用于所选区域。因此，面积百分比和空气间隙的位置可 被设计成满足所需介电值以及所需的机械强度。例如，空气间隙可形成在致 密金属区域中，这里两个相邻金属线路之间的节距长度在10nm和200nm之 间。
第三，低应力低介电层用在层间电介质中，以最小化整个叠层的应力且 也为整个互连结构提供强有力的机械支撑。
第四，可渗入湿蚀刻化学试剂的多孔介电阻挡膜用作允许湿蚀刻溶液浸 透到下方的可去除的介电层中以形成空气间隙的薄膜。
第五，薄的致密气密性介电阻挡膜诸如阻挡层115沉积在多孔介电阻挡 膜的顶部上以防止扩散以及湿气渗透。
在非共形介电层中形成多个空气间隙
本发明的实施方式还提供了用于通过在导电线路之间的多个沟槽中沉积 非共形介电层产生多个空气间隙的方法。具有倾斜侧壁的多个沟槽可通过受 控的蚀刻工艺形成在介电层中。侧壁是倾斜的以使沟槽的开口宽于底部。共 形介电阻挡层沉积在沟槽表面上以用于阻挡湿蚀刻化学试剂。然后具有倾斜 侧壁的沟槽被填充有形成导电线路的导电材料。在导电线路周围的介电层被 去除，而留下导电线路之间的多个倒转沟槽。导电线路之间的倒转沟槽具有 开口窄于底部的倾斜侧壁。然后将非共形介电层沉积在导电线路之间的沟槽 中。沉积工艺可被控制为，使空气间隙形成在狭窄沟槽中。同时在沟槽较宽 的位置形成固态介电层。由此，空气间隙的形成实际上是选择性的而不需使 用掩模。两个示范性处理顺序描述如下。
顺序1
图2A-2J示意性示出了根据本发明的一个实施方式在用于形成多级互连 结构的处理顺序240期间基板叠层的横截面视图。图5示出了根据图2A-2J 中示出的处理顺序240的处理步骤。
如图2A中所示出的，在于半导体基板101上形成诸如晶体管的器件之 后，在基板101上可形成通路层102。导电元件103被构成为与形成在基板 101中的器件电连接。然后蚀刻终止层104沉积在整个通路层102上方。第 一介电层105诸如二氧化硅层沉积在蚀刻终止层104上。
在步骤242中，具有倾斜侧壁132的多个沟槽131通过在光致抗蚀剂130 中形成的图案利用蚀刻工艺产生。该蚀刻工艺与用于形成具有垂直壁的沟槽 的常规蚀刻工艺相比通常具有较低的各向异性。在一个实施方式中，各向同 性等离子体蚀刻工艺可用于形成具有倾斜侧壁132的多个沟槽131。侧壁132 的角度可通过调整处理参数例如偏置功率的大小来调节。在一个实施方式 中，在沟槽131的相对侧壁132之间的角度α可处于约5°至约130°之间的范 围。
在步骤244中，在去除部分蚀刻终止层104和光致抗蚀剂130之后在沟 槽131上方沉积共形介电阻挡膜133，如图2B中所示。共形介电阻挡膜133 被构成为用作阻挡层，以保护随后形成在沟槽131中的金属结构诸如铜线不 受处理期间的湿气和化学试剂影响。此外，在其周围形成多个空气间隙之后， 共形介电阻挡膜133也为形成在沟槽131中的多个金属结构提供机械支撑。 在一个实施方式中，共形介电阻挡膜133包括氮化硅(SiN)。共形介电阻 挡膜133可包括任一种合适的低k介电材料诸如氮化硼(BN)、氮化硅(SiN)、 碳化硅(SiC)、碳氮化硅(SiCN)、硼氮化硅(SiBN)或它们的组合物。 共形介电阻挡膜133可使用与用于沉积共形介电阻挡膜107的图4的步骤 204中描述的相似工艺沉积。
在步骤246中，金属扩散阻挡层134形成在共形介电阻挡膜133上方， 如图2B中所示。金属扩散阻挡层134被构成为防止随后沉积在沟槽131中 的金属线和其附近结构之间的扩散。致密介电阻挡层可包括钽(Ta)和/或 氮化钽(TaN)。
在步骤248中，沟槽131可填充有包括一种或多种金属的导电线路135， 如图2C中所示。在一个实施方式中，可实施溅射步骤以从沟槽131的整个 或部分底壁去除金属扩散阻挡层134和共形介电阻挡膜133，以使导电线路 135可与通路层102中的导电元件103直接接触。沉积导电线路135可包括 形成导电籽晶层和在导电籽晶层上沉积金属。导电线路135可包括铜(Cu)、 铝(Al)或具有所需导电性的任何适当金属。
在步骤250中，在导电线路135、金属扩散阻挡层134和共形介电阻挡 膜133上进行化学机械抛光(CMP)工艺，以暴露介电层105，如图2C中 所示。
在步骤252中，自对准覆盖层136形成在导电线路135上。自对准覆盖 层136被构成为阻挡层，以防止在导电线路135的上表面上的粒种扩散。自 对准覆盖层136可防止铜和氧的扩散。自对准覆盖层136可使用无电镀沉积 形成且仅形成在导电线路的暴露表面上。自对准覆盖层136也被构成为这样 的阻挡层，其防止导电线路135受到在形成空气间隙时使用的湿蚀刻化学试 剂的影响且防止粒种横跨导电线路135的上表面扩散。自对准覆盖层136可 防止铜和氧的扩散。由于导电线路135包括铜，因此自对准覆盖层136可包 括各种组合物，含有钴(Co)、钨(W)、或钼(Mo)、磷(P)、硼(B)、 铼(Re)及它们的组合。形成自对准覆盖层136的详细描述可在名称为 “Adhesion and Minimizing Oxidation on Electroless Co Alloy Films for Integration with low k inter-Metal Dielectric and Etch Stop”的美国专利公开 No.2007/0099417中发现，在此通过参考将其并入本文。
在步骤354中，进行蚀刻工艺以去除形成导电线路135之间的多个倒转 沟槽137的第一介电层105，如图2D中所示。倒转沟槽137具有倾斜侧壁 138，其使得倒转沟槽137开口窄而底部宽。可采用湿或干蚀刻工艺去除第 一介电层105。倒转沟槽137用蚀刻终止层104和共形介电阻挡膜133作为 衬垫，它们在蚀刻期间分别保护通路层102和导电线路135。
在步骤256中，非共形介电层139沉积在具有倾斜侧壁的倒转沟槽137 中，如图2E中所示。非共形介电层139包括低k例如k≤2.7且低应力的层 间介电膜，其具有良好的机械特性以支撑基板叠层中的多个结构。当倒转沟 槽137的高宽比(aspect ratio)高于一定值时，倒转沟槽137的窄开口导致 非共形介电层139在形成空气间隙140的开口附近被隔离(pitch off)。沟 槽高宽比通常是指沟槽高度和沟槽宽度的比率。因此，空气间隙140形成在 窄的倒转沟槽137内部。非共形介电层139的固态层可形成在宽的倒转沟槽 137中。结果，倾斜侧壁对空气间隙的形成提供自然选择性。不需要图案化， 由此节省了成本。
可调整在倒转沟槽137侧壁之间的角度和倒转沟槽137的高宽比，以控 制空气间隙140的位置。调节在沟槽侧壁之间的角度以控制其中空气间隙的 垂直位置，以使随后的CMP工艺不会破坏空气间隙的密封。例如，当沟槽 侧壁之间的角度增加时空气间隙可形成在具有较小高宽比的沟槽中。在一个 实施方式中，空气间隙140可形成在相互距离在约10nm至约200nm之间的 相邻导电线路135之间。
期望具有位于导电线路135顶表面下方的多个空气间隙140，从而在 CMP工艺之后空气间隙140不会暴露到随后在其上形成的层。在一个实施方 式中非共形ILD层139可具有约100至约5000之间的厚度。
在一个实施方式中，非共形介电层139是低k介电材料，其包括碳掺杂 的二氧化硅、氧碳化硅(SiOxCy)或它们的组合物。用于形成相似介电层的 方法可在美国专利No.6,054,379中发现，其名称为“Method of Depositing a low K Dielectric with Organo Silane”，在此通过参考将其并入本文。
在步骤258中，对非共形介电层139进行化学机械抛光(CMP)工艺以 暴露出自对准覆盖层136，如图2F中所示。在CMP步骤之后空气间隙140 仍是密封的。
在步骤260中，致密介电阻挡层141可沉积在非共形介电层133上方， 如图2F中所示。致密介电阻挡层141被构成为防止在导电线路135中的金 属诸如铜的扩散以及粒种从空气间隙140迁移。致密介电阻挡层141可包括 薄的低k介电阻挡层，诸如碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、 硼氮化硅(SiBN)、硼碳氮化硅(SiBCN)或它们的组合物。在一个实施方 式中，致密介电阻挡层115具有约20至约200之间的厚度。
在步骤262中，ILD层142沉积在致密介电阻挡层141上，如图2F中所 示。ILD层142是具有k<2.7的低k电介质，其提供沟槽层之间的电介质和 在其中形成通路的介电层。ILD层142也可以是低应力膜。在一个实施方式 中，ILD层142具有约100至约5000之间的厚度。ILD层142可以是碳 掺杂的二氧化硅、氧碳化硅(SiOxCy)或它们的组合。用于形成ILD层142 的方法可在美国专利No.6,054,379中发现，其名称为“Method of Depositing a low K Dielectric with Organo Silane”，在此通过参考将其并入本文。
在步骤264中，蚀刻终止层153形成在ILD层142上。蚀刻终止层153 被构成为保护ILD层142不受在在ILD层142上方的随后的沟槽层中形成空 气间隙时使用的湿蚀刻化学试剂的影响。在一个实施方式中，蚀刻终止层153 可包括碳化硅。
在步骤266中，第二介电层143可沉积在蚀刻终止层153上方，如图2G 中所示。第二介电层143被构成为用于在其中形成多个沟槽作为新的沟槽层。 第二介电层143与第一介电层105相似。在一个实施方式中，第二介电层143 包括二氧化硅。
在步骤268中，如图2G中所示，双镶嵌结构144可形成在ILD层142 和第二介电层143中，分别用于在其中形成新的通路层和新的沟槽层。双镶 嵌结构144可使用常规镶嵌工艺形成，除了要调节第二介电层143的蚀刻以 使双镶嵌结构144的沟槽具有倾斜的侧壁145。用于形成双镶嵌结构的详细 描述可在美国专利申请公开No.2006/0216926中发现，其名称为“Method of Fabricating a Dual Damascene Interconnect Structure”，在此通过参考将其并入 本文。
如图2G-2J中所示，步骤244至258可重复以在形成在第二介电层143 中的导电线路148之间形成多个空气间隙152。在沉积与金属扩散阻挡层134 相似的金属扩散阻挡层147之前，与共形介电阻挡膜133相似的共形介电阻 挡膜146可沉积在双镶嵌结构144中。在打孔穿通步骤之后导电线路148可 形成在镶嵌结构144中，以使导电线路148电性连接到导电线路135。在CMP 工艺之后可形成与覆盖层136相类似的覆盖层149。然后将第二介电层143 去除，以在导电线路148之间形成具有倾斜侧壁的沟槽150。然后沉积与非 共形层139相似的非共形介电层151，以在具有高的高宽比的沟槽150内形 成多个空气间隙152。然后对非共形介电层151进行CMP工艺，准备进行之 后的处理。
对于之后的期望产生空气间隙的每一沟槽层都可进行相似的处理。
顺序2
图3A3F示意性示出了根据本发明另一实施方式在处理顺序280期间的 基板叠层的横截面视图，以形成多级互连结构。图6示出了根据图3A-3F中 示出的处理顺序280的处理步骤。
处理顺序280包括步骤242至254，其与处理顺序240中的步骤242至 254相似，如图3A-3C中所示。通路层102可形成在基板101上。导电元件 103被构成为与形成在基板101中的器件电性连接。然后蚀刻终止层104沉 积在整个通路层102上方。第一介电层105沉积在蚀刻终止层104上。具有 倾斜侧壁132的多个沟槽131形成在第一介电层105内部。共形介电阻挡膜 133和金属扩散阻挡层134随后沉积。导电线路135形成在沟槽131中。在 导电线路135上方形成自对准覆盖层136之后进行CMP工艺。然后去除第 一介电层105，以在导电线路135之间形成多个倒转沟槽137。倒转沟槽137 具有倾斜侧壁138，其开口窄于底部。
在步骤286中，在步骤254之后，共形介电阻挡膜160沉积在倒转沟槽 137和导电线路135上方，即在整个顶表面上方，如图3D中所示。共形介 电阻挡膜160被构成为用作阻挡层，以保护金属结构诸如导电线路135以及 随后形成在沟槽137中的空气间隙。在一个实施方式中，共形介电阻挡膜160 包括低k介电阻挡材料诸如氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、 硼氮化硅(SiBN)或它们的组合。在一个实施方式中，共形介电阻挡膜160 可具有从约10至约200的厚度。共形介电阻挡膜160的组成物和形成与 在图4的步骤204中描述的共形介电阻挡膜107相似。
在步骤288中，非共形ILD层161沉积在共形介电阻挡膜160上方。非 共形ILD层161的沉积与在图5的步骤256中描述的非共形ILD层139的沉 积相似。多个空气间隙162可形成在具有高的高宽比的沟槽137中的非共形 ILD层161中。由于沉积非共形ILD层161之后的CMP工艺一直不抛光非 共形ILD层161，直到暴露出导电线路136或自对准覆盖层136，空气间隙 162的位置可以不限于在倒转沟槽137内，由此提供沉积工艺的灵活性。如 图3D中所示的，空气间隙162可位于高于导电线路135顶部的顶表面的位 置处。在一个实施方式中，非共形ILD层161可具有在约100至约5000 之间的厚度。
在步骤290中，对非共形ILD层161进行CMP工艺，以使非共形ILD 层161是平坦的以用于下一步骤，且具有足以容纳导电线路135和通路层的 厚度以用于连接导电线路135至随后的沟槽层。
在步骤292中，蚀刻终止层166形成在非共形ILD层161上。蚀刻终止 层166被构成为保护ILD层161不受随后在ILD层161上方形成的沟槽层中 形成空气间隙时使用的湿蚀刻化学试剂的影响。在一个实施方式中，蚀刻终 止层166可包括碳化硅。
在步骤294中，第二介电层163沉积在蚀刻终止层166上，如图3E中 所示。第二介电层163被构成为形成用于新沟槽层的沟槽。在一个实施方式 中，第二介电层163包括二氧化硅。在另一实施方式中，蚀刻终止层可沉积 在第二介电层163和非共形ILD层161之间。
在步骤296中，如图3F中所示，双镶嵌结构164可形成在非共形ILD 层161和第二介电层163中。双镶嵌结构164包括形成在非共形ILD层161 中的多个通路164a和形成在第二介电层163中的多个沟槽164b。双镶嵌结 构164可使用常规镶嵌工艺形成，除了要调整第二介电层163的蚀刻以使沟 槽164b的沟槽具有倾斜侧壁165。
可重复工艺顺序280的步骤244-252以完成新通路层和新沟槽层的形成。
对于其中在介电结构中需要空气间隙的每个新通路和沟槽层，可实施相 似的工艺。
前述内容旨在说明本发明的实施方式，但是在不脱离本发明基本范围的 条件下，可设计本发明的其他和进一步的实施方式，本发明的范围由以下的 权利要求限定。