薄膜晶体管及其制造方法
阅读：206发布：2021-07-29
专利汇可以提供薄膜晶体管及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 薄膜 晶体管及其制造方法。一种 薄膜晶体管 包括：栅 电极 ，形成在 基板 上； 半导体 图案，与栅电极重叠；源电极，与半导体图案的第一端重叠；以及漏电极，与半导体图案的第二端重叠且与源电极间隔开。半导体图案包括非晶多元素化合物，该非晶多元素化合物包括II B族元素和VI A族元素或者包括III A族元素和V A族元素并具有不小于1.0cm2/Vs的 电子 迁移率和非晶相，其中VI A族元素包括不包括 氧 。这样，薄膜晶体管的驱动特性得到提高。，下面是薄膜晶体管及其制造方法专利的具体信息内容。
1.一种薄膜晶体管，包括：
栅电极，形成在基板上；
半导体图案，与所述栅电极重叠并包括非晶多元素化合物，所述多元素化合物包括II B族元素和VI A族元素或者包括III A族元素和V A族元素，其中所述VI A族元素包括不
2
包括氧，其中所述半导体图案具有不小于1.0cm/Vs的电子迁移率，且其中所述多元素化合物具有非晶相；
源电极，与所述半导体图案的第一端重叠；及
漏电极，与所述半导体图案的第二端重叠且与所述源电极间隔开。
2.如权利要求1所述的薄膜晶体管，其中所述多元素化合物包括选自GaAs、GaSb、
GaBi、GaP、InP、InAs、InSb、InBi、CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、AlP、AlAs、AlSb和AlBi构成的组中的一种。
3.如权利要求1所述的薄膜晶体管，其中所述多元素化合物还包括选自II A族元素、
III B族元素、IV B族元素、V B族元素、VI B族元素、VIIB族元素、I B族元素、IVA族元素和VIII B族元素构成的组中的至少一种。
4.如权利要求3所述的薄膜晶体管，其中所述多元素化合物包括选自Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Tc、Re、C、Si、Ge、Sn、Pb、Cu、Ag、Au、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd和Pt构成的组中的至少一种。
5.如权利要求1所述的薄膜晶体管，其中所述多元素化合物包括选自InGaP、InGaAs、
InGaSb、InAlP、InAlAs、InAlSb、AlGaP、AlGaAs、AlGaSb、GaAsP、GaAsSb、GaAsBi、GaSbP、GaSbBi、GaSbP、GaBiP、AlAsP、AlAsSb、AlAsBi、AlSbP、AlSbBi、AlSbP、AlBiP、InAsP、InAsSb、InAsBi、InSbP、InSbBi、InSbP和InBiP构成的组中的一种。
6.如权利要求1所述的薄膜晶体管，其中所述多元素化合物还包括碳、氧或氢原子，且
13 3 3
其中碳、氧和氢原子中每种的含量为1x10 原子/cm 至1x1019原子/cm。
7.一种薄膜晶体管，包括：
栅电极，形成在基板上；
半导体图案，与所述栅电极重叠并包括多元素化合物，所述多元素化合物包括II B族
元素和VI A族元素或者包括III A族元素和V A族元素，其中所述VI A族元素包括不包
括氧，且其中所述多元素化合物具有包括非晶相和晶体相的混合相；
源电极，与所述半导体图案的第一端重叠；及
漏电极，与所述半导体图案的第二端重叠且与所述源电极间隔开。
8.如权利要求7所述的薄膜晶体管，其中所述晶体相包括具有0.1nm至1μm的晶粒尺
寸的多个晶粒。
9.如权利要求7所述的薄膜晶体管，其中所述多元素化合物包括选自GaAs、GaSb、
GaBi、GaP、InP、InAs、InSb、InBi、CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、AlP、AlAs、AlSb和AlBi构成的组中的一种。
10.如权利要求7所述的薄膜晶体管，其中所述多元素化合物还包括选自II A族元素、
III B族元素、IV B族元素、V B族元素、VI B族元素、VIIB族元素、I B族元素、IVA族元素和VIII B族元素构成的组中的至少一种。
11.如权利要求10所述的薄膜晶体管，其中所述多元素化合物包括选自Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Tc、Re、C、Si、Ge、Sn、Pb、Cu、Ag、Au、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd和Pt构成的组中的至少一种。
12.如权利要求7所述的薄膜晶体管，其中所述多元素化合物包括选自InGaP、InGaAs、InGaSb、InAlP、InAlAs、InAlSb、AlGaP、AlGaAs、AlGaSb、GaAsP、GaAsSb、GaAsBi、GaSbP、GaSbBi、GaSbP、GaBiP、AlAsP、AlAsSb、AlAsBi、AlSbP、AlSbBi、AlSbP、AlBiP、InAsP、InAsSb、InAsBi、InSbP、InSbBi、InSbP和InBiP构成的组中的一种。
2
13.如权利要求7所述的薄膜晶体管，其中所述半导体图案的电子迁移率为1.0cm/Vs
2
至3500cm/Vs。
14.一种薄膜晶体管，包括：
栅电极，形成在基板上；
半导体图案，与所述栅电极重叠并包括多元素化合物，所述多元素化合物包括II B族
元素和VI A族元素或者包括III A族元素和V A族元素，其中所述VI A族元素包括不包
括氧，且其中所述多元素化合物具有晶体相，所述晶体相包括具有0.1nm至1μm的晶粒尺寸的多个晶粒；
源电极，与所述半导体图案的第一端重叠；及
漏电极，与所述半导体图案的第二端重叠且与所述源电极间隔开。
15.如权利要求14所述的薄膜晶体管，其中所述多元素化合物包括选自GaAs、GaSb、
GaBi、GaP、InP、InAs、InSb、InBi、CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、AlP、AlAs、AlSb和AlBi构成的组中的一种。
16.如权利要求14所述的薄膜晶体管，其中所述多元素化合物还包括选自II A族元
素、III B族元素、IV B族元素、V B族元素、VI B族元素、VII B族元素、I B族元素、IV A族元素和VIII B族元素构成的组中的至少一种。
17.如权利要求16所述的薄膜晶体管，其中所述多元素化合物包括选自Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Tc、Re、C、Si、Ge、Sn、Pb、Cu、Ag、Au、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd和Pt构成的组中的至少一种。
18.如权利要求14所述的薄膜晶体管，其中所述多元素化合物包括选自InGaP、
InGaAs、InGaSb、InAlP、InAlAs、InAlSb、AlGaP、AlGaAs、AlGaSb、GaAsP、GaAsSb、GaAsBi、GaSbP、GaSbBi、GaSbP、GaBiP、AlAsP、AlAsSb、AlAsBi、AlSbP、AlSbBi、AlSbP、AlBiP、InAsP、InAsSb、InAsBi、InSbP、InSbBi、InSbP和InBiP构成的组中的一种。
19.一种制造薄膜晶体管的方法，该方法包括：
在基板上形成栅电极；
在所述基板上沉积多元素化合物的源从而形成包括所述多元素化合物的半导体层，所
述多元素化合物包括II B族元素和VI A族元素或者包括IIIA族元素和V A族元素；
通过构图所述半导体层形成与所述栅电极重叠的半导体图案；
形成与所述半导体图案的第一端重叠的源电极；及
形成与所述半导体图案的第二端重叠且与所述源电极间隔开的漏电极。
20.如权利要求19所述的方法，其中所述半导体层在具有100℃至500℃的温度的腔室
中沉积。
21.如权利要求19的方法，其中所述半导体层具有非晶相。
22.如权利要求19所述的方法，其中所述半导体层具有包括非晶相和晶体相的混合
相。
23.如权利要求22所述的方法，其中所述晶体相包括具有0.1nm至1μm的晶粒尺寸的
多个晶粒。
24.如权利要求19所述的方法，其中所述半导体层具有晶体相，所述晶体相包括具有
0.1nm至1μm的晶粒尺寸的多个晶粒。
25.如权利要求19所述的方法，其中所述半导体层通过选自由脉冲激光沉积方法、热
蒸镀方法、分子束外延方法、化学气相沉积方法、金属有机化学气相沉积方法和原子层沉积方法构成的组中的一种方法形成。
26.如权利要求19所述的方法，其中所述半导体层通过选自等离子体增强化学气相沉
积方法和等离子体增强金属有机化学气相沉积方法构成的组中的一种方法形成。
27.如权利要求19所述的方法，其中所述源包括II B族元素和不包括氧的VI A族元
素。
28.如权利要求19所述的方法，其中所述源包括III A族元素和V A族元素。
29.如权利要求19所述的方法，其中形成所述半导体层包括：
在所述基板上沉积非晶多元素化合物；及
对所述非晶多元素化合物施加来自激光器的光从而晶化所述非晶多元素化合物。
30.如权利要求29所述的方法，其中当所述非晶多元素化合物被晶化时，所述非晶多
元素化合物转变为晶体多元素化合物。
31.如权利要求29所述的方法，其中当所述非晶多元素化合物被晶化时，所述非晶多
元素化合物的一部分转变为晶体多元素化合物从而所述半导体层具有包括非晶相和晶体相的混合相。
薄膜晶体管及其制造方法
技术领域
背景技术
[0002] 通常，显示面板包括显示基板和面对显示基板的相对基板，显示基板包括驱动像素的开关元件。开关元件可以是薄膜晶体管。薄膜晶体管包括栅电极、源电极、漏电极以及形成电连接源电极和漏电极的沟道的半导体图案。该半导体图案通常由非晶硅(a-Si)、多晶硅(poly-Si)或氧化物半导体形成。
[0003] 非晶硅层可容易地形成在大尺寸基板上。然而，由于非晶硅层的电子迁移率为约2
0.5cm/Vs，所以非晶硅层具有低驱动特性。另一方面，多晶硅层具有大于非晶硅层的在10
2
至几百cm/Vs范围内的电子迁移率。然而，为了形成多晶硅层，必须执行晶化非晶硅层的工艺。因此，难以在大尺寸基板上均匀地形成多晶硅层，并且用于形成多晶硅层的制造成本高昂。
0.5cm/Vs，所以非晶硅层具有低驱动特性。另一方面，多晶硅层具有大于非晶硅层的在10
2
至几百cm/Vs范围内的电子迁移率。然而，为了形成多晶硅层，必须执行晶化非晶硅层的工艺。因此，难以在大尺寸基板上均匀地形成多晶硅层，并且用于形成多晶硅层的制造成本高昂。
[0004] 随着显示装置的尺寸增加，信号线所需的长度增加，并且电阻也增加。电阻增加导致RC信号延迟。为了解决上述问题，信号线可由具有低电阻的材料形成。然而，具有适当物理和电性能的可用材料是有限的。为了防止RC信号延迟，必须减少使像素充上一电压所需的时间。因此，驱动像素的薄膜晶体管的半导体图案的电子迁移率必须高。然而，难以在大尺寸衬底上均匀地形成多晶硅层，而氧化物半导体具有相对低的可靠性。
发明内容
[0005] 本发明提供一种具有提高的电子迁移率并能够施加到大尺寸显示装置的薄膜晶体管。
[0006] 本发明还提供一种制造薄膜晶体管的方法。
[0007] 一种薄膜晶体管，包括：栅电极，形成在基板上；半导体图案，与栅电极重叠；源电极，与半导体图案的第一端重叠；以及漏电极，与半导体图案的第二端重叠且与源电极间隔开。半导体图案包括非晶多元素化合物，该多元素化合物包括II B族元素和VI A族元素或者包括III A族元素和V A族元素，其中VI A族元素包括不包括氧。半导体图案具有不2
小于1.0cm/Vs的电子迁移率。多元素化合物具有非晶相。
小于1.0cm/Vs的电子迁移率。多元素化合物具有非晶相。
[0008] 多元素化合物可包括GaAs、GaSb、GaBi、GaP、InP、InAs、InSb、InBi、CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、AlP、AlAs、AlSb或AlBi。
[0009] 多元素化合物还可包括选自II A族元素、III B族元素、IV B族元素、VB族元素、VI B族元素、VII B族元素、I B族元素、IV A族元素和VIII B族元素构成的组中的至少一种。
[0011] 在另一方面，一种薄膜晶体管包括半导体图案，该半导体图案包括多元素化合物，该多元素化合物包括II B族元素和VI A族元素或者包括III A族元素和V A族元素，其中VI A族元素包括不包括氧。多元素化合物具有包括非晶相和晶体相的混合相。
[0012] 晶体相可包括具有约0.1nm至约1μm的晶粒尺寸的多个晶粒。
[0013] 半导体图案的电子迁移率可为1.0cm2/Vs至3500cm2/Vs。
[0014] 在另一方面，一种薄膜晶体管包括半导体图案，该半导体图案包括多元素化合物，该多元素化合物包括II B族元素和VI A族元素或者包括III A族元素和V A族元素，其中VI A族元素包括不包括氧。多元素化合物具有晶体相，该晶体相包括具有0.1nm至1μm的晶粒尺寸的多个晶粒。
[0015] 本发明提供一种制造薄膜晶体管的方法。在该方法中，在基板上形成栅电极。在该基板上沉积多元素化合物的源从而形成半导体层，该多元素化合物包括II B族元素和VI A族元素或者包括III A族元素和V A族元素。该半导体层包括该多元素化合物。构图该半导体层从而形成与栅电极重叠的半导体图案。形成与半导体图案的第一端重叠的源电极，并形成与半导体图案的第二端重叠且与源电极间隔开的漏电极。
[0016] 半导体层可通过脉冲激光沉积(PLD)方法、热蒸镀方法、分子束外延(MBE)方法、化学气相沉积(CVD)方法、金属有机化学气相沉积(MOCVD)方法或原子层沉积(ALD)方法形成。备选地，半导体层可通过等离子体增强化学气相沉积(PECVD)方法或等离子体增强金属有机化学气相沉积(PEMOCVD)方法形成。
[0017] 半导体层可具有非晶相。备选地，半导体层可具有包括非晶相和晶体相的混合相。备选地，半导体层可具有晶体相，该晶体相包括具有0.1nm至1μm的晶粒尺寸的多个晶粒。
[0019] 通过参照附图详细描述本发明的示例性实施方式，上述和其它特征及优点将变得更加明显，附图中：
[0020] 图1是平面图，示出根据示例实施方式的显示基板；
[0021] 图2是放大平面图，示出图1中所示的电路晶体管和像素晶体管；
[0022] 图3是沿图2的线I-I’截取的横截面视图；
[0023] 图4是放大的横截面视图，示出图2的区域‘A’；
[0024] 图5A和图5B是横截面视图，示出制造图3所示的显示基板的方法；
[0025] 图6是放大的横截面视图，示出根据示例实施方式2的显示基板；
[0026] 图7是放大的横截面视图，示出根据示例实施方式3的显示基板；
[0027] 图8是平面图，示出根据本发明的示例实施方式4的显示基板；
[0028] 图9是沿图8的线II-II’和III-III’截取的横截面视图；
[0029] 图10A和图10B是横截面视图，示出制造图9所示的显示基板的方法；
[0030] 图11是横截面视图，示出根据本发明的示例实施方式5的显示基板；
[0031] 图12A和图12B是横截面视图，示出制造图11所示的显示基板的方法；
[0032] 图13是横截面视图，示出根据本发明的示例实施方式6的显示基板；
[0033] 图14A和图14B是横截面视图，示出制造图13所示的显示基板的方法；
[0034] 图15是横截面视图，示出根据本发明的示例实施方式7的显示基板；
[0035] 图16A和图16B是横截面视图，示出制造图15所示的显示基板的方法；
[0036] 图17是横截面视图，示出根据本发明的示例实施方式8的显示基板；
[0037] 图18是横截面视图，示出根据本发明的示例实施方式9的显示基板；
[0038] 图19A和图19B是横截面视图，示出制造图18所示的显示基板的方法；
[0039] 图20A、图20B和图20C是SEM照片，示出In-Ga-As半导体层的依赖于形成温度的表面状态；
[0040] 图21A、图21B和图21C是曲线图，示出In-Ga-As半导体层的依赖于形成温度的电压-电流特性；
[0041] 图22A、图22B、图22C和图22D是曲线图，示出In-Ga-As半导体层的依赖于厚度的电压-电流特性；
[0042] 图23是曲线图，示出In-Ga-As利用X射线的晶相分析；
[0043] 图24A是曲线图，示出包括In-Ga-As的薄层的XPS分析；
[0044] 图24B是放大曲线图，示出图24A的峰；及
[0045] 图25A、图25B和图25C是曲线图，示出In-Ga-As半导体层的依赖于加热时间的电压-电流特性。
具体实施方式
[0046] 以下参照附图更充分地描述示例实施方式。
[0047] 示例实施方式1
[0048] 图1是平面图，示出根据示例实施方式的显示基板。
[0050] 像素部分包括像素晶体管PSW和电连接到像素晶体管PSW的像素电极PE。像素部分可被形成在显示区域DA中的栅线GL和数据线DL包围。栅驱动器GD传送栅驱动信号
到像素部分，并包括多个第一电路晶体管TR1。数据驱动器DD传送数据驱动信号到像素部分，并包括多个第二电路晶体管TR2。像素晶体管PSW是薄膜晶体管，第一电路晶体管TR1和第二电路晶体管TR2的每一个均是薄膜晶体管。
到像素部分，并包括多个第一电路晶体管TR1。数据驱动器DD传送数据驱动信号到像素部分，并包括多个第二电路晶体管TR2。像素晶体管PSW是薄膜晶体管，第一电路晶体管TR1和第二电路晶体管TR2的每一个均是薄膜晶体管。
[0051] 以下参照2和图3更充分地描述像素晶体管PSW及第一电路晶体管TR1和第二电路晶体管TR2。第二电路晶体管TR2与第一电路晶体管TR1基本相同，除了与其连接的信号线以外。因此，将省略对第二电路晶体管TR2的重复说明。
[0052] 图2是放大平面图，示出图1中所示的电路晶体管和像素晶体管，图3是沿图2的线I-I’截取的横截面视图。
[0053] 参照图2和图3，像素晶体管PSW包括连接到栅线GL的第一栅电极G1、连接到数据线DL的第一源电极S1、与第一源电极S1间隔开的第一漏电极D1以及第一半导体图案AP1。
[0054] 第一半导体图案AP1形成在第一栅电极G1上，并与第一栅电极G1重叠。第一半导体图案AP1包括含有非晶多元素化合物的第一半导体层130a。非晶多元素化合物包括彼此化学结合的至少两种化学上不同的元素并具有非晶相。多元素化合物的示例可包括包含化学上不同的两种元素的双元素(即二元)化合物、包含化学上不同的三种元素的三元素(即三元)化合物、以及包含化学上不同的四种元素的四元素(即四元)化合物等。
[0055] 例如，多元素化合物可包括包含元素周期表的II B族元素和VI A族元素、或者包含III A族元素和V A族元素的双元素化合物。如果双元素化合物包含氧，则双元素化合物可被来自绝缘层的氢还原，这会导致第一半导体图案AP1的质量劣化。因此，氧从包含VI A族元素的示例实施方式中排除。双元素化合物的示例可包括GaAs、GaSb、GaBi、GaP、InP、InAs、InSb、InBi、CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、AlP、AlAs、AlSb、AlBi等。
[0056] 下表1给出了作为双元素化合物例子的GaAs、GaSb、InP、InAs、InSb、CdS、CdSe、CdTe、ZnS、ZnSe和ZnTe的单晶相电子迁移率、有效质量、电离度(ionization degree)、及非晶相电子迁移率。
[0057] 表1
[0058]
[0059]
[0060] 参照表1，双元素化合物可具有大于1cm2/Vs的电子迁移率，即使双元素化合物具2 2
有非晶相。具体地，非晶相的双元素化合物具有在1cm/Vs至3500cm/Vs范围内的电子迁移率，并且电子迁移率可通过使用掺杂剂而提高。另外，当双元素化合物具有包括非晶相和晶体相的混合相时，电子迁移率可进一步提高。随着电子迁移率提高，电子从第一源电极S1通过第一半导体图案AP1移动到第一漏电极D1的速度提高。这样，当在像素晶体管PSW中采用双元素化合物时，可减小像素晶体管PSW的RC延迟。
有非晶相。具体地，非晶相的双元素化合物具有在1cm/Vs至3500cm/Vs范围内的电子迁移率，并且电子迁移率可通过使用掺杂剂而提高。另外，当双元素化合物具有包括非晶相和晶体相的混合相时，电子迁移率可进一步提高。随着电子迁移率提高，电子从第一源电极S1通过第一半导体图案AP1移动到第一漏电极D1的速度提高。这样，当在像素晶体管PSW中采用双元素化合物时，可减小像素晶体管PSW的RC延迟。
[0061] 与硅化合物或锗化合物相比，双元素化合物具有较高的电子迁移率。其中元素经由共价键彼此结合的共价化合物(covalently bonded compound)的电离度为0，而非晶相的共价化合物的排列是不规则的，因此相邻元素之间的化学吸引力(非共价键)相对较弱。具体地，在共价化合物中，每种元素的轨道(orbital)具有四面体形状，而非晶相的元素之间的非共价键易于断裂，即使在非晶相中的元素的位置与晶体相相比仅稍微改变的情况下。因此，在共价化合物中，电子的移动路径是不规则的，并且电子几乎不移动。因此，非晶相的共价化合物具有低的电子迁移率。相反，具有相对大的电子迁移率的双元素化合物，每种元素的轨道具有球形。由此，即使与晶体相相比，非晶相双元素化合物中元素的位置改变，但由于相邻元素的轨道彼此重叠，所以电子迁移率的下降与共价化合物相比较小。
[0062] 三元素化合物包括双元素化合物的两种元素及一额外元素。该额外元素不同于双元素中的两种元素，且可以是例如III A族元素或V A族元素。三元素化合物的示例可包括InGaP、InGaAs、InGaSb、InAlP、InAlAs、InAlSb、AlGaP、AlGaAs、AlGaSb、GaAsP、GaAsSb、GaAsBi、GaSbP、GaSbBi、GaSbP、GaBiP、AlAsP、AlAsSb、AlAsBi、AlSbP、AlSbBi、AlSbP、AlBiP、InAsP、InAsSb、InAsBi、InSbP、InSbBi、InSbP、InBiP等。
[0063] 四元素化合物包括三元素化合物的三种元素及一额外元素。该额外元素不同于三元素中的元素，且可以是例如III A族元素或V A族元素。四元素化合物的示例可包括InGaAsP、AlGaAsP、AlInAsP等。
[0064] 备选地，多元素化合物可包括彼此不同的至少五种元素。
[0065] 此外，双元素化合物或三元素化合物可包括不同于其中包含的元素的掺杂剂。掺杂剂的例子可包括II A族元素、III B族元素、IV B族元素、V B族元素、VI B族元素、VII B族元素、I B族元素、IV A族元素、VIII B族元素等。具体地，掺杂剂的示例可包括Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Tc、Re、C、Si、Ge、Sn、Pb、Cu、Ag、Au、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd、Pt等。
[0066] 参照图2和图3，第一源电极S1形成在第一半导体图案AP1上，并与第一半导体图案AP1的第一边缘重叠。第一漏电极D1形成在第一半导体图案AP1上，并与第一半导体图案AP1的第二边缘重叠。当第一源电极S1和第一漏电极D1与半导体层直接接触时，电阻会增大。因此，第一半导体图案AP1可包括第一半导体层130a以及形成在第一半导体层130a与第一源电极S1之间并且还形成在第一半导体层130a与第一漏电极D1之间的第一
欧姆接触层130b。
欧姆接触层130b。
[0067] 第一欧姆接触层130b可通过以高浓度注入杂质到第一半导体层130a的表面中来形成。这样的杂质的示例可包括II A族元素、III B组元素、IV B族元素、V B族元素、VI B族元素、VII B族元素、I B族元素、IV A族元素、VIII B族元素等。备选地，第一欧姆接触层130b可通过在第一半导体层130a上沉积额外的层来形成。可用于这样的额外的层的材料示例可包括Te、Se等。
[0068] 第一电路晶体管TR1包括连接到控制信号线L1的第二栅电极G2、连接到输入信号线L2的第二源电极S2、连接到输出信号线L3的第二漏电极D2、以及第二半导体图案AP2。第二半导体图案AP2由与第一半导体图案AP1基本相同的材料形成。因此，第二半导体图案AP2可通过相同工艺与第一半导体图案AP1一起形成。第一电路晶体管TR1与像素晶体管PSW基本相同，除了第一电路晶体管TR1连接到不同的信号线并形成在显示基板101的外围区域PA以外。因此，省略重复说明。第一电路晶体管TR1和第二电路晶体管TR2具有包括非晶多元素化合物的半导体图案。因此，第一电路晶体管TR1和第二电路晶体管TR2的驱动速度可增加。
[0069] 第一绝缘层120形成在具有第一栅电极G1和第二栅电极G2的基底基板110上。可用于绝缘层120的材料的示例可包括硅氮化物、或氧化物，该氧化物包含硅氧化物、铝氧化物、钛氧化物、钽氧化物和锆氧化物中的至少一种。另外，第一绝缘层120可具有包括氧化物层和氮化物层的结构。第一绝缘层120直接接触第一半导体图案AP1和第二半导体图案AP2。然而，第一绝缘层120的氮化物或氧化物不与第一和第二半导体图案AP1和AP2化学反应，这防止了第一半导体图案AP1和第二半导体图案AP2的质量劣化。当氧化物半导体用于薄膜晶体管的沟道层时(与本公开的示例实施方式不同)，半导体图案的质量由于沟道层和绝缘层之间的还原作用会劣化。
[0070] 第二绝缘层140形成在具有第一源电极S1和第二源电极S2、及第一漏电极D1和第二漏电极D2的基底基板110上。第二绝缘层140可包括硅氮化物、或氧化物，该氧化物包含硅氧化物、铝氧化物、钛氧化物、钽氧化物和锆氧化物中的至少一种。另外，第二绝缘层140可具有包括氧化物层和氮化物层的结构。
[0071] 像素电极PE形成在第二绝缘层140上。像素电极PE经由穿过第二绝缘层140形成的接触孔而与第一漏电极D1接触。因此，像素晶体管PSW电连接到像素电极PE。当第一半导体图案AP1的导电率增加时，电子从第一源电极S1移动到第一漏电极D1的迁移率增加，从而RC延迟降低。由于RC延迟降低，所以像素电极PE可完全充电有所需的电荷量。
[0072] 图4是放大的横截面视图，示出图2的区域‘A’。
[0073] 参照图4，第一半导体图案AP1的多元素化合物具有非晶相。因此，第一半导体图案AP1不具有通过多元素化合物形成的被限定为晶格的晶粒。因为第一半导体图案AP1包括不规则排列的多元素化合物，所以第一半导体图案AP1的晶粒尺寸接近于0nm。即使多元素化合物具有非晶相，但由于多元素化合物具有类似于离子键的键，所以与具有非晶相的共价化合物相比，多元素化合物可提高像素晶体管PSW、第一电路晶体管TR1和第二电路晶体管TR2的驱动速度。
[0074] 下面，参照图3、图5A和图5B描述根据示例实施方式制造显示基板的方法。
[0075] 图5A和图5B是横截面视图，示出制造图3所示的显示基板的方法。
[0076] 参照图5A，第一栅电极G1和第二栅电极G2形成在基底基板110上。第一绝缘层120形成在具有第一栅电极G1和第二栅电极G2的基底基板110上。
[0077] 然后，具有第一绝缘层120的基底基板110设置在用于形成薄膜的腔室中。多元素化合物的源(source)在腔室中提供给基底基板110。所述源包括含有用于形成多元素化合物的元素的化合物。例如，包含元素“X”的第一化合物ATS1和包含元素“Y”的第二元素ATS2可提供给基底基板110从而形成多元素化合物“XY”。备选地，多元素化合物自身可用作源，例如，化合物“XY”可用作用于双元素化合物的源。双元素化合物、三元素化合物、四元素化合物等可根据源而形成。源可处于液相、固相或气相。腔室的温度可为约100℃至约500℃。由源形成的多元素化合物层的相取决于腔室的温度。因此，根据腔室的温度，多元素化合物层可具有非晶相、晶体相、或包括非晶相和晶体相的混合相。
[0078] 例如，当使用液体源时，液体源沿基底基板110的表面流动，从而液体源可接触基底基板110。备选地，基底基板110可浸入保持在容器中的液体源中，从而液体源可接触基底基板110。当液体源接触基底基板110时，基底基板110的温度缓慢降低，由此形成包括非晶多元素化合物的第一半导体层130a。当使用固体源时，固体源通过例如脉冲激光沉积(PLD)方法、热蒸镀方法、分子束外延(MBE)方法或溅射方法提供给基底基板110从而形成第一半导体层130a。当使用气体源时，气体源通过例如化学气相沉积(CVD)方法、金属有机化学气相沉积(MOCVD)方法或原子层沉积方法(ALD)提供给基底基板110从而形成第一半导体层130a。备选地，第一半导体层130a可通过使用等离子体的工艺例如等离子体增强化学气相沉积(PECVD)方法、等离子体增强金属有机化学气相沉积(PEMOCVD)方法等形成。当使用等离子体时，与不使用等离子体的方法相比，第一半导体层130a可在相对低的温度形成。
[0079] 根据示例实施方式，通过控制腔室的温度，非晶多元素化合物可容易地形成在基底基板110上。上述方法用于在大尺寸基板上形成薄膜。因此，本发明的示例实施方式可容易地在大尺寸基板上形成第一半导体层130a。
[0080] 参照图5B，第一欧姆接触层130b形成在具有第一半导体层130a的基底基板110上。第一欧姆接触层130b可以是独立于第一半导体层130a形成的单独层。备选地，第一欧姆接触层130b可以通过注入杂质到第一半导体层130a的表面中来形成。
[0081] 第一半导体层130a和第一欧姆接触层130b被构图从而形成第一半导体图案AP1和第二半导体图案AP2。第一半导体图案AP1与第一栅电极G1重叠，第二半导体图案AP2与第二栅极电极G2重叠。
[0082] 第一源电极S1和第二源电极S2及第一漏电极D1和第二漏电极D2形成在具有第一半导体图案AP1和第二半导体图案AP2的基底基板110上。例如，金属层(这
里称为数据金属层)形成在具有第一半导体图案AP1和第二半导体图案AP2的基底基
板110上，然后被构图从而形成第一源电极S1和第二源电极S2及第一漏电极D1和第
二漏电极D2。第一源电极S1和第一漏电极D1与第一半导体图案AP1重叠。第二源电
极S2和第二漏电极D2与第二半导体图案AP2重叠。数据金属层可包括金属，用于数
据金属层的金属的示例可包括Cr、Al、Mo、Ti、Cu等。这些可每个单独使用或者组合使用。数据金属层可包括导电的有机材料或无机材料。可用于数据金属层的有机材料的
示例包括导电聚合物如聚硫腈(poly(sulfurnitrile))、聚吡咯(polypyrrole)、聚对苯(poly(p-phenylene))、聚苯硫醚(poly(phenylenesulfide))、聚苯胺(polyaniline)、聚对苯乙烯撑(poly(p-phenylenevinylene))。可用于数据金属层的无机材料的示例包括碳纳米管(CNT)等。
里称为数据金属层)形成在具有第一半导体图案AP1和第二半导体图案AP2的基底基
板110上，然后被构图从而形成第一源电极S1和第二源电极S2及第一漏电极D1和第
二漏电极D2。第一源电极S1和第一漏电极D1与第一半导体图案AP1重叠。第二源电
极S2和第二漏电极D2与第二半导体图案AP2重叠。数据金属层可包括金属，用于数
据金属层的金属的示例可包括Cr、Al、Mo、Ti、Cu等。这些可每个单独使用或者组合使用。数据金属层可包括导电的有机材料或无机材料。可用于数据金属层的有机材料的
示例包括导电聚合物如聚硫腈(poly(sulfurnitrile))、聚吡咯(polypyrrole)、聚对苯(poly(p-phenylene))、聚苯硫醚(poly(phenylenesulfide))、聚苯胺(polyaniline)、聚对苯乙烯撑(poly(p-phenylenevinylene))。可用于数据金属层的无机材料的示例包括碳纳米管(CNT)等。
[0083] 第二绝缘层140形成在具有第一源电极S1和第二源电极S2及第一漏电极D1和第二漏电极D2的基底基板110上。第一漏电极D1上的第二绝缘层140被部分去除以形成
接触孔。像素电极PE形成在具有带有接触孔的第二绝缘层140的基底基板110上。于是，制造了显示基板101。
接触孔。像素电极PE形成在具有带有接触孔的第二绝缘层140的基底基板110上。于是，制造了显示基板101。
[0084] 根据示例实施方式，非晶多元素化合物可均匀地形成在大尺寸基底基板上，并且与具有共价化合物的半导体图案相比，具有非晶多元素化合物的半导体图案可提高像素晶体管PSW、第一电路晶体管TR1和第二电路晶体管TR2的驱动速度。另外，与氧化物半导体不同，具有多元素化合物的第一半导体图案AP1和第二半导体图案AP2不与第一绝缘层120反应，由此防止了第一半导体图案AP1和第二半导体图案AP2的特性不利地改变。因此，可以提高像素晶体管PSW、第一电路晶体管TR1和第二电路晶体管TR2的驱动可靠性，并可提高显示基板101的生产率。
[0085] 示例实施方式2
[0086] 根据示例实施方式的显示基板102与图1至图3所示的显示基板101基本相同，除了使用第三半导体图案AP3代替第一半导体图案AP1以外。因此，参照图1至图3和图
6更充分地描述显示基板102，并将省略重复说明。
6更充分地描述显示基板102，并将省略重复说明。
[0087] 图6是放大的横截面视图，示出根据示例实施方式2的显示基板。
[0088] 参照图1、图2和图6，显示基板102包括形成在显示区域DA中的像素晶体管PSW。像素晶体管PSW包括第三半导体图案AP3。第三半导体图案AP3包括第二半导体层130c和第一欧姆接触层130b。
[0089] 第二半导体层130c包括具有非晶相和晶体相的多元素化合物。因此，在第二半导体层130c中多元素化合物具有包括非晶相和晶体相的混合相。第二半导体层130c中非晶相与晶体相的比率可为约1∶99至约99∶1。晶体相定义为包括多个晶粒的多晶。在图6中，晶粒由CR表示，非晶相由AM表示。
[0090] 如图6所示，第二半导体层130c包括晶粒CR和非晶相AM。晶粒CR由规则排列的多元素化合物的成分形成，晶粒边界形成在沿不同方向排列的相邻晶粒CR之间。而且，当非晶相AM设置在相邻晶粒CR之间时，晶粒边界形成在非晶相AM和相邻的晶粒CR之间。
每个晶粒CR的晶粒尺寸可在约0.1nm至100μm范围内。典型地，晶粒尺寸可为0.1nm至
1μm。
每个晶粒CR的晶粒尺寸可在约0.1nm至100μm范围内。典型地，晶粒尺寸可为0.1nm至
1μm。
[0091] 与第一半导体层130a相比，第二半导体层130c还包括结晶多元素化合物。因此，与第一半导体层130a相比，第二半导体层130c可具有相对更高的电子迁移率。因此，电子在具有混合相的多元素化合物中比在具有非晶相的多元素化合物中可移动得更快。
[0092] 用于制造显示基板102的方法与用于制造图5A和图5B中所示的显示基板101的方法基本相同，除了用于形成第二半导体层130c的腔室温度以外。因此，将省略重复说明。
用于形成第二半导体层130c的腔室温度可高于用于形成其中多元素化合物处于非晶态的第一半导体层130a所用的温度。即，对于特定多元素化合物，用于形成第二半导体层130c所使用的第二温度高于用于形成第一半导体层130a所用的第一温度。例如，第二温度可为约100℃至约500℃。
用于形成第二半导体层130c的腔室温度可高于用于形成其中多元素化合物处于非晶态的第一半导体层130a所用的温度。即，对于特定多元素化合物，用于形成第二半导体层130c所使用的第二温度高于用于形成第一半导体层130a所用的第一温度。例如，第二温度可为约100℃至约500℃。
[0093] 备选地，第二半导体层130c可通过施加激光到与图5A所示的第一半导体层130a基本相同的预备层而形成。例如，包括非晶多元素化合物的预备层形成在基底基板110上，并且以来自激光器的光辐射预备层从而晶化部分非晶多元素化合物。随着激光施加到预备层的时长增加，晶体相中的晶粒尺寸增大。因此，可以形成其中多元素化合物具有混合的非晶相和晶体相的第二半导体层130c。
[0094] 根据示例实施方式，具有混合的非晶相和晶体相的多元素化合物可容易地形成而没有额外的晶化工艺。因此，可以提高像素晶体管PSW、第一电路晶体管TR1和第二电路晶体管TR2的驱动可靠性，并可提高显示基板102的生产率。
[0095] 示例实施方式3
[0096] 根据示例实施方式的显示基板103与图1至图3所示的显示基板101基本相同，除了使用第四半导体图案AP4代替第一半导体图案AP1以外。因此，参照图1至图3和图
7更充分地描述显示基板103，并将省略重复说明。
7更充分地描述显示基板103，并将省略重复说明。
[0097] 图7是放大的横截面视图，示出根据示例实施方式3的显示基板。
[0098] 参照图1、图2和图7，显示基板103包括形成在显示区域DA中的像素晶体管PSW。像素晶体管PSW包括第四半导体图案AP4。第四半导体图案AP4包括第三半导体层130d和第一欧姆接触层130b。
[0099] 第三半导体层130d包括具有晶体相的多元素化合物。晶体相定义为包括多个晶粒的多晶。在图7中，晶粒由CR表示。每个晶粒CR的晶粒尺寸在0.1nm至1μm的范围内。第三半导体层130d中晶体相的含量高于第二半导体层130c中晶体相的含量。因此，与第二半导体层130c相比，第三半导体层130d可具有更大的电子迁移率。第三半导体层
2
130d的电子迁移率优选地大于1cm/Vs。例如，当第三半导体层130d包括晶体相GaAs(砷
2
化镓)时，GaAs的电子迁移率大于1cm/Vs。
2
130d的电子迁移率优选地大于1cm/Vs。例如，当第三半导体层130d包括晶体相GaAs(砷
2
化镓)时，GaAs的电子迁移率大于1cm/Vs。
[0100] 包括GaAs的多元素化合物还可包括少量的碳、氧或氢元素。碳、氧和氢元素中每13 3
种的量根据用于形成GaAs的工艺的特性可为大约1x10 原子/cm。当碳元素的含量大于
19 3
1x10 原子/cm 时，GaAs中载流子的量过度增大，使得与半导体相比，多元素化合物更接近
19 3
导体。当氧或氢元素的含量大于1x10 原子/cm 时，GaAs中杂质的量大于载流子使得载流子的移动受到妨碍，由此使得多元素化合物的特性劣化。因此，碳、氧和氢元素中每种的量
13 3 19 3
优选地可为大约1x10 原子/cm 至1x10 原子/cm。
种的量根据用于形成GaAs的工艺的特性可为大约1x10 原子/cm。当碳元素的含量大于
19 3
1x10 原子/cm 时，GaAs中载流子的量过度增大，使得与半导体相比，多元素化合物更接近
19 3
导体。当氧或氢元素的含量大于1x10 原子/cm 时，GaAs中杂质的量大于载流子使得载流子的移动受到妨碍，由此使得多元素化合物的特性劣化。因此，碳、氧和氢元素中每种的量
13 3 19 3
优选地可为大约1x10 原子/cm 至1x10 原子/cm。
[0101] 用于制造显示基板103的方法与用于图5A和图5B中所示的显示基板101的方法基本相同，除了用于形成第三半导体层130d的腔室温度以外。因此，将省略重复说明。用于形成第三半导体层130d的腔室温度可高于用于形成其中多元素化合物处于非晶态的第一半导体层130a所用的温度，并且高于用于形成具有混合的非晶态和晶态的第二半导体层130c所用的温度。即，对于特定多元素化合物，用于形成第三半导体层130d所使用的第三温度高于用于形成第一半导体层130a所用的第一温度和用于形成第二半导体层130c所用的第二温度。例如，第三温度可为约100℃至约500℃。
[0102] 备选地，第三半导体层130d可通过施加激光到与图5A所示的第一半导体层130a基本相同的预备层而形成。例如，包括非晶多元素化合物的预备层形成在基底基板110上，并且以来自激光器的光辐射预备层从而晶化非晶多元素化合物。于是，可以形成其中多元素化合物具有晶体相的第三半导体层130d。随着激光施加到预备层的时长增加，多元素化合物中晶体相的比例增大。
[0103] 根据示例实施方式，具有晶体相的多元素化合物可容易地形成而没有额外的晶化工艺。因此，可以提高像素晶体管PSW、第一电路晶体管TR1和第二电路晶体管TR2的驱动可靠性，并可提高显示基板103的生产率。
[0104] 示例实施方式4
[0105] 图8是平面图，示出根据本发明的示例实施方式4的显示基板。
[0106] 图9是沿图8的线II-II’和III-III’截取的横截面视图。
[0107] 参照图8和图9，显示基板201包括栅线GL、数据线DL、电源供应线VL、开关晶体管Qs、驱动晶体管Qd、存储电容器Cst、分隔壁WA以及电致发光元件260。每个开关晶体管Qs和驱动晶体管Qd是薄膜晶体管。
[0108] 开关晶体管Qs电连接到栅线GL和数据线DL。开关晶体管Qs包括开关栅电极GE1、开关源电极SE1、开关漏电极DE1和第五半导体图案AP5。第五半导体图案AP5形成在开关栅电极GE1上的第三绝缘层220上。第五半导体图案AP5包括第四半导体层230a和
第二欧姆接触层230b。第四半导体层230a可包括具有非晶相和晶体相的混合相的多元素化合物。第四半导体层230a与图6所示的第二半导体层130c基本相同。另外，第二欧姆接触层230b与第一欧姆接触层130b基本相同。因此，将省略重复说明。
第二欧姆接触层230b。第四半导体层230a可包括具有非晶相和晶体相的混合相的多元素化合物。第四半导体层230a与图6所示的第二半导体层130c基本相同。另外，第二欧姆接触层230b与第一欧姆接触层130b基本相同。因此，将省略重复说明。
[0109] 驱动晶体管Qd电连接到开关晶体管Qs和电源供应线VL。驱动晶体管Qd包括驱动栅电极GE2、驱动源电极SE2、驱动漏电极DE2及第六半导体图案AP6。驱动栅电极GE2电连接到开关漏电极DE1。第六半导体图案AP6形成在驱动栅电极GE2上的第三绝缘层220
上。第六半导体图案AP6与第五半导体图案AP5基本相同。因此，将省略重复说明。
上。第六半导体图案AP6与第五半导体图案AP5基本相同。因此，将省略重复说明。
[0110] 驱动晶体管Qd与开关晶体管Qs相比需要提供较大量的电子到电致发光元件260。根据示例实施方式，驱动晶体管Qd具有包括多元素化合物的第六半导体图案AP6。因此，足够量的电子可通过具有高电子迁移率的第六半导体图案AP6提供到电致发光元件260。
[0111] 电致发光元件260包括电连接到驱动晶体管Qd的像素电极PE、发光层OL和阴极CME。像素电极PE用作电致发光元件260的阳极，并向发光层OL提供空穴。阴极CME向发光层OL提供电子，空穴和电子在发光层OL中彼此结合从而产生激子。像素电极PE可以是例如反射电极，阴极CME可以是透明电极。备选地，像素电极PE可以是透明电极，阴极CME可以是反射电极。
[0112] 第四绝缘层240形成在具有开关源电极SE1、开关漏电极DE1、驱动源电极SE2及驱动漏电极DE2的基底基板210上。分隔壁WA形成在栅线GL、数据线DL、开关晶体管Qs和驱动晶体管Qd上的第四绝缘层240上。分隔壁WA暴露像素电极PE的一部分。发光层
OL形成在通过分隔壁WA暴露的像素电极PE上，阴极CME形成为与分隔壁WA和发光层OL
接触。
OL形成在通过分隔壁WA暴露的像素电极PE上，阴极CME形成为与分隔壁WA和发光层OL
接触。
[0113] 图10A和图10B是横截面视图，示出制造图9所示的显示基板的方法。
[0114] 参照图10A，开关栅电极GE1和驱动栅电极GE2形成在基底基板210上。第三绝缘层220形成在具有开关栅电极GE1和驱动栅电极GE2的基底基板210上。
[0115] 第五半导体图案AP5和第六半导体图案AP6形成在第三绝缘层220上。用于形成第五半导体图案AP5和第六半导体图案AP6的工艺与上面关于示例实施方式2说明的用于形成第三半导体图案AP3的工艺基本相同。因此，将省略重复说明。根据示例实施方式，开关晶体管Qs的第五半导体图案AP5和驱动晶体管Qd的第六半导体图案AP6可使用多元素化合物通过相同工艺形成在大尺寸基板上。
[0116] 参照图10B，开关源电极SE1、开关漏电极DE1、驱动源电极SE2及驱动漏电极DE2形成在具有第五半导体图案AP5和第六半导体图案AP6的基底基板210上。然后，第四绝缘层240、像素电极PE和分隔壁WA顺序形成，并且发光层OL形成在分隔壁WA的孔H中。阴极CME形成在具有发光层OL的基底基板210上。
[0117] 根据示例实施方式，具有混合的非晶相和晶体相的多元素化合物可容易地形成而没有额外的晶化工艺。因此，可以提高开关晶体管Qs和驱动晶体管Qd的驱动可靠性，并可提高显示基板201的生产率。具体地，可改善连接到电致发光元件260的用于驱动电致发光元件260的驱动晶体管Qd的电特性。
[0118] 在示例实施方式中，第五半导体图案AP5和第六半导体图案AP6包括具有非晶相和晶体相的混合相的多元素化合物。然而，第五半导体图案AP5和第六半导体图案AP6中的每个可包括非晶多元素化合物或晶体多元素化合物。
[0119] 在下文中，参照下面的示例实施方式5、6和7描述具有与上述薄膜晶体管不同的结构的薄膜晶体管。在下文中，描述像素晶体管的结构，然而，像素晶体管的结构可应用于图1和图2所示的第一电路晶体管TR1和第二电路晶体管TR2、图8和图9所示的开关晶体管Qs和驱动晶体管Qd。
[0120] 示例实施方式5
[0121] 图11是横截面视图，示出根据示例实施方式5的显示基板。
[0122] 参照图11，显示基板301包括像素电极PE和像素晶体管PSW。像素晶体管PSW包括第三源电极S3、第三漏电极D3、第七半导体图案AP7和第三栅电极G3。
[0123] 第三源电极S3和第三漏电极D3形成在基底基板310上。第七半导体图案AP7形成在第三源电极S3和第三漏电极D3上。第七半导体图案AP7包括第五半导体层330b和
第三欧姆接触层330a。第三欧姆接触层330a形成在第五半导体层330b下面。第五半导体层330b可包括具有非晶相和晶体相的混合相的多元素化合物。备选地，第五半导体层330b可包括非晶多元素化合物或者晶体多元素化合物。
第三欧姆接触层330a。第三欧姆接触层330a形成在第五半导体层330b下面。第五半导体层330b可包括具有非晶相和晶体相的混合相的多元素化合物。备选地，第五半导体层330b可包括非晶多元素化合物或者晶体多元素化合物。
[0124] 第五绝缘层345形成在第七半导体图案AP7上。第三栅电极G3形成在第五绝缘层345上。第六绝缘层350形成在第三栅电极G3上，像素电极PE形成在第六绝缘层350
上。
上。
[0125] 图12A和图12B是横截面视图，示出制造图11所示的显示基板的方法。
[0126] 参照图12A，第三源电极S3和第三漏电极D3形成在基底基板310上。第三欧姆接触层330a形成在具有第三源电极S3和第三漏电极D3的基底基板上。可用于欧姆接触层330a的材料的例子可包括Te或Se。第五半导体层330b形成在具有第三欧姆接触层330a
的基底基板310上。用于形成第五半导体层330b的工艺与上面关于示例实施方式2描述
的用于形成第二半导体层130c的工艺基本相同，除了其上形成第五半导体层330b的基底基板310具有第三欧姆接触层330a以外。因此，将省略重复说明。
的基底基板310上。用于形成第五半导体层330b的工艺与上面关于示例实施方式2描述
的用于形成第二半导体层130c的工艺基本相同，除了其上形成第五半导体层330b的基底基板310具有第三欧姆接触层330a以外。因此，将省略重复说明。
[0127] 参照图12B，第五绝缘层345形成在具有第五半导体层330b的第七半导体图案AP7上。第三栅电极G3形成在具有第五绝缘层345的基底基板310上。第六绝缘层350形
成在第三栅电极G3上，以及形成像素电极PE。
成在第三栅电极G3上，以及形成像素电极PE。
[0128] 在示例实施方式中，第七半导体图案AP7包括具有非晶相和晶体相的混合相的多元素化合物。然而，第七半导体图案AP7可包括非晶多元素化合物或晶体多元素化合物。
[0129] 示例实施方式6
[0130] 图13是横截面视图，示出根据本发明的示例实施方式6的显示基板。
[0131] 参照图13，显示基板302包括像素电极PE和像素晶体管PSW。像素晶体管PSW包括第四源电极S4、第四漏电极D4、第八半导体图案AP8和第四栅电极G4。
[0132] 第八半导体图案AP8形成在基底基板310上。第八半导体图案AP8与图11所示的第七半导体图案AP7基本相同，除了第八半导体图案AP8在显示基板中的位置以外。因此，将省略重复说明。第八半导体图案AP8可仅包括图11所示的第五半导体层330b而没有第三欧姆接触层330a。第七绝缘层347形成在第八半导体图案AP8上。
[0133] 第四栅电极G4形成在第七绝缘层347上。第八绝缘层355形成在第四栅电极G4上，第四源电极S4和第四漏电极D4形成在第八绝缘层355上。第四源电极S4和第四漏电极D4通过穿过第七绝缘层347和第八绝缘层355形成的孔直接接触第八半导体图案AP8。
第九绝缘层360形成在第四源电极S4和第四漏电极D4上。第四漏电极D4通过穿过第九
绝缘层360形成的孔暴露并因此接触像素电极PE。
第九绝缘层360形成在第四源电极S4和第四漏电极D4上。第四漏电极D4通过穿过第九
绝缘层360形成的孔暴露并因此接触像素电极PE。
[0134] 图14A和图14B是横截面视图，示出制造图13所示的显示基板的方法。
[0135] 参照图14A，第八半导体图案AP8形成在基底基板310上。用于形成第八半导体图案AP8的工艺与用于形成图12A所示的第五半导体层330b的工艺基本相同，除了第八半导体图案AP8直接形成在基底基板310上以外。因此，将省略重复说明。
[0136] 第七绝缘层347形成在具有第八半导体图案AP8的基底基板310上，第四栅电极G4形成在第七绝缘层347上。然后，形成第八绝缘层355。
[0137] 参照图14B，暴露部分第八半导体图案AP8的孔穿过第七绝缘层347和第八绝缘层355形成。然后，第四源电极S4和第四漏电极D4形成在第八绝缘层355上。然后，第九绝缘层360形成在第四源电极S4和第四漏电极D4上，像素电极PE形成在第九绝缘层360上。
[0138] 在示例实施方式中，第八半导体图案AP8包括具有非晶相和晶体相的混合相的多元素化合物。然而，第八半导体图案AP8可包括非晶多元素化合物或晶体多元素化合物。
[0139] 示例实施方式7
[0140] 图15是横截面视图，示出根据本发明的示例实施方式7的显示基板。
[0141] 参照图15，显示基板303包括像素电极PE和像素晶体管PSW。像素晶体管PSW包括第五源电极S5、第五漏电极D5、第九半导体图案AP9和第五栅电极G5。
[0142] 第九半导体图案AP9形成在基底基板310上。第九半导体图案AP9与图13所示的第八半导体图案AP8基本相同。因此，将省略重复说明。第九半导体图案AP9可仅包括图11所示的第五半导体层330b而没有第三欧姆接触层330a。
[0143] 第五源电极S5和第五漏电极D5形成在第九半导体图案AP9上。第十绝缘层349形成在第五源电极S5和第五漏电极D5上。第五栅电极G5形成在第十绝缘层349上。第
十一绝缘层350形成在第五栅电极G5上，像素电极PE形成在第十一绝缘层350上。
十一绝缘层350形成在第五栅电极G5上，像素电极PE形成在第十一绝缘层350上。
[0144] 图16A和图16B是横截面视图，示出制造图15所示的显示基板的方法。
[0145] 参照图16A，第九半导体图案AP9形成在基底基板310上。用于形成第九半导体图案AP9的工艺与用于形成第八半导体图案AP8的工艺基本相同。因此，将省略重复说明。
[0146] 第五源电极S5和第五漏电极D5形成在具有第九半导体图案AP9的基底基板310上。第十绝缘层349形成在具有第五源电极S5和第五漏电极D5的基底基板310上。
[0147] 参照图16B，第五栅电极G5和第十一绝缘层350顺序形成在具有第十绝缘层349的基底基板310上。在暴露部分第五漏电极D5的孔穿过第十绝缘层349和第十一绝缘层350形成之后，像素电极PE形成在第十一绝缘层350上。
[0148] 在示例实施方式中，第九半导体图案AP9包括具有非晶相和晶体相的混合相的多元素化合物。然而，第九半导体图案AP9可包括非晶多元素化合物或晶体多元素化合物。
[0149] 示例实施方式8
[0150] 图17是横截面视图，示出根据示例实施方式8的显示基板。
[0151] 参照图17，显示基板304包括像素电极PE和像素晶体管PSW。像素晶体管PSW包括第六源电极S6、第六漏电极D6、第十半导体图案AP10和第六栅电极G6。像素晶体管PSW与图3所示的像素晶体管PSW基本相同，除了第十半导体图案AP10以外。因此，将省略重复说明。
[0152] 由于省略了欧姆接触层，所以第十半导体图案AP10的半导体层直接接触覆盖第六栅电极G6的第一绝缘层320。第六源电极S6和第六漏电极D6形成在包括半导体层的第十半导体图案AP10上，并与第十半导体图案AP10接触。半导体层包括非晶多元素化合物。第二绝缘层340形成在像素晶体管PSW上，像素电极PE形成在第二绝缘层340上。
[0153] 用于制造图17所示的显示基板304的方法与用于制造图3所示的显示基板101的方法基本相同，除了省略了用于形成第一欧姆接触层130b(图5中示出为在第一半导体层130a上)的工艺以外。因此，将省略重复说明。
[0154] 在示例实施方式中，第十半导体图案AP10包括非晶多元素化合物。然而，第十半导体图案AP10可包括晶体多元素化合物或具有非晶相和晶体相的混合相。
[0155] 尽管未示出，但是在另一示例实施方式中，图6、图7、图9和图11中所示的像素晶体管PSW的每个可仅包括半导体层而没有欧姆接触层。
[0156] 示例实施方式9
[0157] 图18是横截面视图，示出根据示例实施方式9的显示基板。
[0158] 参照图18，显示基板305包括像素电极PE和像素晶体管PSW。像素晶体管PSW包括第七源电极S7、第七漏电极D7、第十一半导体图案AP11、蚀刻停止部ES和第七栅电极G7。像素晶体管PSW与图3所示的像素晶体管PSW基本相同，除了还包括蚀刻停止部ES以外。因此，将省略重复说明。
[0159] 第十一半导体图案AP11包括第六半导体层332a和第四欧姆接触层332b。第六半导体层332a形成在第一绝缘层320上，第一绝缘层320形成在第七栅电极G7上。第六半导体层332a包括非晶多元素化合物、晶体多元素化合物或者具有非晶相和晶体相的混合相的多元素化合物。
[0160] 蚀刻停止部ES形成在第十一半导体图案AP11的第六半导体层332a和第四欧姆接触层332b之间。因为蚀刻停止部ES由与用于形成第四欧姆接触层332b的材料不同的
材料形成，所以蚀刻停止部ES用于在形成第四欧姆接触层332b的过程中保护第六半导体层332a。蚀刻停止部ES形成为重叠第七源电极S7与第七漏电极D7之间的间隙。
材料形成，所以蚀刻停止部ES用于在形成第四欧姆接触层332b的过程中保护第六半导体层332a。蚀刻停止部ES形成为重叠第七源电极S7与第七漏电极D7之间的间隙。
[0161] 图19A和图19B是横截面视图，示出图18中所示的显示基板的制造方法。
[0162] 参考图19A，第七栅电极G7形成在基底基板310上，第一绝缘层320、第六半导体层332a、蚀刻停止部ES和第四欧姆接触层332b顺序形成在具有第七栅电极G7的基底基板310上。例如，在顺序形成第一绝缘层320和第六半导体层332a之后，形成包括硅氮化物或硅氧化物的保护层。备选地，保护层可包括铝氧化物、钛氧化物、钽氧化物、锆氧化物等等。保护层被构图以形成蚀刻停止部ES。因为保护层由与用于形成第六半导体层332a的材料不同的材料形成，所以第六半导体层332a在形成蚀刻停止部ES的过程中不受损伤。第四欧姆接触层332b形成在具有蚀刻停止部ES的基底基板310上。用于形成第六半导体层
332a和第四欧姆接触层332b的工艺与图5A和图5B所示的工艺基本相同。因此，将省略重复说明。
332a和第四欧姆接触层332b的工艺与图5A和图5B所示的工艺基本相同。因此，将省略重复说明。
[0163] 参照图19B，第六半导体层332a和第四欧姆接触层332b可使用相同掩模构图从而形成第十一半导体图案AP11。在第六半导体层332a和第四欧姆接触层332b被构图时，设置在蚀刻停止部ES下面的第六半导体层332a不被去除。第四欧姆接触层332b被构图，由此暴露蚀刻停止部ES。
[0164] 然后，第七源电极S7和第七漏电极D7形成在具有第十一半导体图案AP11的基底基板310上。然后，形成第二绝缘层340，以及形成像素电极PE。蚀刻停止部ES在第七源电极S7和第七漏电极D7之间暴露。
[0165] 在示例实施方式中，第十一半导体图案AP11包括非晶多元素化合物。然而，第十一半导体图案AP11可包括晶体多元素化合物或具有非晶相和晶体相的混合相的多元素化合物。
[0166] 下面，参照具体示例和实验描述包括三元素化合物的半导体层的特性及包括该半导体层的薄膜晶体管的电特性。
[0167] 依赖于形成温度的表面状态的评估
[0168] 具有约 厚度的硅氧化物层形成在N+型硅晶片上，包括具有约 的厚度的In-Ga-As的半导体层通过金属有机化学气相沉积(MOCVD)方法分别在三个不同温度形成：约450℃、约300℃和约250℃。观测在三个温度的每个温度下制备的包括In-Ga-As的半导体层的表面状态，所获得的结果示于图20A、图20B和图20C。
[0169] 图20A、图20B和图20C是SEM照片，示出包括In-Ga-As的半导体层的依赖于形成温度的表面状态。
[0170] 图20A示出了在约450℃形成的半导体层的表面状态，图20B示出了在约300℃形成的半导体层的表面状态，图20C示出了在约250℃形成的半导体层的表面状态。参照图20A、图20B和图20C，可以看到随着形成温度降低，半导体层表面状态的晶粒尺寸、孔洞数量和粗糙度降低。
[0171] 依赖于形成温度的晶体管特性的评估
[0172] 在约450℃、约300℃和约250℃形成的半导体层分别被构图以在硅氧化物层上形成半导体图案，包括Ti/Au层的源电极和漏电极形成在半导体图案上从而形成晶体管。对于作为施加到硅晶片的Vg的约0V、约10V、约20V和约30V四个电压，测量从源电极输出的电流Ids作为施加到漏电极的电压Vds的函数。
[0173] 图21A、图21B和图21C是曲线图，示出In-Ga-As半导体层的依赖于In-Ga-As层的形成温度的电压-电流特性。
[0174] 图21A是曲线图，示出了包括在约450℃形成的In-Ga-As半导体层的晶体管的电压-电流关系。图21B是曲线图，示出了包括在约300℃形成的In-Ga-As半导体层的晶体管的电压-电流关系。图21C是曲线图，示出了包括在约250℃形成的In-Ga-As半导体层的晶体管的电压-电流关系。参照图21A、图21B和图21C，可以看到，就Vg为约0V时的电压-电流曲线而言，Ion和Ioff的比率(Ion/Ioff)随着形成温度降低而增加。因此，可以看出，当形成温度为约250℃时，与形成温度为400℃相比，调制特性可以得到改善。
[0175] 依赖于厚度的晶体管特性评估
[0176] 具有约 厚度的硅氧化物层形成在N+型硅晶片上，包括分别具有约 约约 和约 的厚度的In-Ga-As的四种不同半导体层在约250℃通过金属有机化
学气相沉积(MOCVD)方法形成。每个半导体层被构图以在硅氧化物层上形成半导体图案，包括Ti/Au层的源电极和漏电极形成在半导体图案上从而形成晶体管。对于作为施加到硅晶片的Vg的约0V、约10V、约20V和约30V四个电压，测量从源电极输出的电流Ids作为施加到漏电极的电压Vds的函数。所得结果在图22A、图22B、图22C和图22D中示出。
学气相沉积(MOCVD)方法形成。每个半导体层被构图以在硅氧化物层上形成半导体图案，包括Ti/Au层的源电极和漏电极形成在半导体图案上从而形成晶体管。对于作为施加到硅晶片的Vg的约0V、约10V、约20V和约30V四个电压，测量从源电极输出的电流Ids作为施加到漏电极的电压Vds的函数。所得结果在图22A、图22B、图22C和图22D中示出。
[0177] 图22A、图22B、图22C和图22D是曲线图，示出In-Ga-As半导体层的作为层的厚度的函数的电压-电流特性。
[0178] 图22A是曲线图，示出了其中In-Ga-As半导体层具有约 的厚度的晶体管的电压-电流关系。图22B是曲线图，示出了其中In-Ga-As半导体层具有约 的厚度的
晶体管的电压-电流关系。图22C是曲线图，示出了其中In-Ga-As半导体层具有约 的
厚度的晶体管的电压-电流关系。图22D是曲线图，示出了其中In-Ga-As半导体层具有约的厚度的晶体管的电压-电流关系。参照图22A、图22B、图22C和图22D，可以看到，就Vg为约0V时的电压-电流曲线而言，Ion和Ioff的比率(Ion/Ioff)随着半导体层厚度降低而增加。因此，当半导体层的厚度为约 时，与半导体层的厚度为约 时相比，调制特性
可以得到更多地改善。
晶体管的电压-电流关系。图22C是曲线图，示出了其中In-Ga-As半导体层具有约 的
厚度的晶体管的电压-电流关系。图22D是曲线图，示出了其中In-Ga-As半导体层具有约的厚度的晶体管的电压-电流关系。参照图22A、图22B、图22C和图22D，可以看到，就Vg为约0V时的电压-电流曲线而言，Ion和Ioff的比率(Ion/Ioff)随着半导体层厚度降低而增加。因此，当半导体层的厚度为约 时，与半导体层的厚度为约 时相比，调制特性
可以得到更多地改善。
[0179] In-Ga-As的晶相分析
[0180] 包括In-Ga-As的薄层通过金属有机化学气相沉积(MOCVD)在约250℃形成，所述薄层通过X射线进行分析。获得的结果示于图23。
[0181] 图23是曲线图，示出利用X射线对In-Ga-As的晶相分析结果。
[0182] 参照图23，包括In-Ga-As的薄层的2θ值在约25°、约42°和约50°具有峰。因此，可以注意到薄膜的晶相是具有低结晶度的多晶相。
[0183] In-Ga-As的成分分析
[0184] 包括In-Ga-As的薄层通过金属有机化学气相沉积(MOCVD)在约250℃形成，所述薄层通过XPS进行分析。获得的结果示于图24A和图24B。
[0185] 图24A是曲线图，示出包括In-Ga-As的薄层的XPS分析，图24B是放大曲线图，示出图24A的峰。
[0186] 参照图24A和图24B，包括In-Ga-As的薄层的XPS分析曲线在约285eV、约444.5eV、约41.5eV和约18.3eV具有峰。因此，可以识别碳原子的1s轨道、铟原子的3d轨道、砷原子的3d轨道和铟原子的4d轨道。另外，可以识别镓原子的2p轨道和3d轨道。因此，可以看出薄层具有相对于镓的高含量的铟，从而薄层的成分接近于In-As。铟和砷的含量分别为约53at％至约47at％(其中at％指的是100％*(相应元素的原子数/总原子
数))。因此，铟和砷的原子比率大致为1∶1。
数))。因此，铟和砷的原子比率大致为1∶1。
[0188] 具有包括In-Ga-As的半导体图案的三个晶体管形成在N+型硅晶片上。晶体管中的其中之一在具有约350℃的氮气氛的对流加热炉(convection oven)中加热一小时，晶体管中的另一个在相同条件下在相同对流加热炉中加热两小时。当作为Vg的约0V、约10V、约20V和约30V施加到硅晶片时，测量从源电极输出的电流Ids作为施加到漏电极的电压Vds的函数。得到的结果示于图25A、图25B和图25C。
[0189] 图25A、图25B和图25C是曲线图，示出In-Ga-As半导体层的作为加热时间的函数的电压-电流特性。
[0190] 图25A是曲线图，示出了未被加热的晶体管的电压-电流关系。图25B是曲线图，示出被加热一小时的晶体管的电压-电流关系。图25C是曲线图，示出被加热两小时的晶体管的电压-电流关系。参照图25A、图25B和图25C，可以看到就某一Vg时的电压-电流曲线而言，Ion和Ioff的比率(Ion/Ioff)随着加热时间增加而增加，例如，就Vg为约0V时的电压-电流曲线而言，Ion和Ioff的比率(Ion/Ioff)随着加热时间增加而增加。因此，当晶体管加热两小时时，与晶体管未被加热相比，调制特性可以得到改善。
[0191] 根据上述内容，以高速驱动的薄膜晶体管可形成在大尺寸显示装置的薄膜晶体管基板上。因此，薄膜晶体管的驱动特性可以得到改善，并且显示装置的制造成本可以降低。所述薄膜晶体管可以用于例如液晶显示器的显示基板或电致发光显示器的显示基板。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 一种利用脉冲激光沉积制备独立分散铁酸钴纳米柱的方法 | 2020-05-16 | 652 |
| 脉冲激光沉积系统及采用该系统来沉积薄膜的方法 | 2020-05-16 | 956 |
| 一种用于脉冲激光沉积系统中的调节基片角度的装置 | 2020-05-16 | 522 |
| 脉冲激光沉积方法 | 2020-05-11 | 549 |
| 脉冲激光沉积Si基VO2薄膜取向生长的方法 | 2020-05-13 | 30 |
| 一种脉冲激光沉积制备Sb2Te3薄膜的方法 | 2020-05-12 | 453 |
| 脉冲激光沉积系统及其薄膜制备方法 | 2020-05-11 | 874 |
| 强磁场辅助脉冲激光沉积系统 | 2020-05-12 | 972 |
| 脉冲激光沉积制备纳米硅的方法 | 2020-05-12 | 316 |
| 提高脉冲激光沉积薄膜均匀性的装置 | 2020-05-15 | 594 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈