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半导体晶片

阅读：125发布：2020-05-11

专利汇可以提供半导体晶片专利检索，专利查询，专利分析的服务。并且本公开涉及一种半导体晶片，其包括：含有半极性面的PSS衬底；第一GaN半导体层，外延生长在PSS衬底的半极性面上，并具有第一厚度第二GaN半导体层，外延生长在第一GaN半导体层表面上，具有第二厚度，其中所述第二GaN半导体层与第一GaN半导体层之间有阻断第一GaN半导体层内的穿透位错的氮化硅岛体。(ESM)同样的发明创造已同日申请发明专利，下面是半导体晶片专利的具体信息内容。

权利要求

1.一种半导体晶片，其包括：
含有半极性面的PSS衬底；
第一GaN半导体层，外延生长在PSS衬底的半极性面上，并具有第一厚度；
第二GaN半导体层，外延生长在第一GaN半导体层表面上，具有第二厚度；
其中所述第二GaN半导体层与第一GaN半导体层之间有阻断第一GaN半导体层内的穿透位错的氮化硅岛体。
2.根据权利要求1所述的半导体晶片，其中，所述氮化硅岛体的直径为10纳米或小于10纳米。
3.根据权利要求1所述的半导体晶片，其中，PSS衬底的半极性面为(2021)、(2021)、(3031)以及(3031)之一。
4.根据权利要求1所述的半导体晶片，其中，第一GaN半导体层为无掺杂的GaN半导体层，而所述第二GaN半导体层为非掺杂型GaN半导体层、N型GaN半导体层或P型GaN半导体层。

说明书全文

半导体晶片

技术领域

[0001] 本公开涉及一种半导体晶片，尤其涉及一种半导体半极性外延片及其制造方法。

背景技术

[0002] 与硅一样，III族氮化物材料可生长为高纯度晶体材料。与硅不同，III族氮化物材料通常比硅生长更困难且昂贵，使得直径大于几英寸的III族氮化物材料的块状衬底目前不像块状硅衬底在商业上可行。因此，研究人员已经开发出(并持续开发)用于在硅或其他晶体衬底上外延生长集成电路等级的III族氮化物层的方法。一旦生长，则可使用平面微制造技术在III族氮化物外延层中制造集成器件。目前，氮化镓(GaN)和其他III-V族氮化物材料被广泛认为是用于制造集成器件的理想材料。这些材料通常具有比基于硅的半导体更宽的带隙并且可用于制造在可见光谱的绿色和蓝色区中发射辐射的电光器件(例如，LED和二极管激光器)。另外，由于其宽的带隙，所以当III-V族氮化物材料用于制造集成晶体管时可表现出更高的击穿电压。因此，III-V族氮化物材料对于光电子和高功率电子应用可能是理想的。

[0003] 最近几年，美国的加州大学圣芭芭拉分校和日本的SONY、SUMITOMO等一些氮化镓(GaN)的研究机构和公司成功地在一些特殊的GaN半极性晶面上制备了高功率、高效率的蓝、绿光发光二极管和激光二极管等。这些GaN的特殊晶面(诸如(2021)、(3031)的晶面)在高效率、低效率衰退(efficiency droop)的发光二极管(LED)以及高功率长波长激光二极管(LD)上有着极大的潜力和优势。由于III-V材料的高质量衬底(substrate)很难获得，因此III-V材料通常异质外延地生长在不同材料的异质(foreign)衬底上。例如，GaN可以生长在蓝宝石衬底上。不过，在异质衬底和III-V材料外延层之间会存在大量的晶格失配，这会导致形成穿透(threading)位错。尤其在PSS衬底上生长的半极性GaN基片(template)、半极性GaN LED以及半极性激光器会存在穿透位错(TD)。穿透位错(TD)在生长的前部区域上显示的更多，穿透位错会恶化使用III-V材料制成的半导体器件的质量，是电流泄漏的源头并且降低LED的性能。为此，人们期望获得一种能够降低外延生长层的穿透位错的衬底晶片以及基于该衬底晶片外延生长形成的半导体器件。发明内容

[0004] 本公开旨在解决上述和/或其他技术问题并提供了一种半导体晶片，其包括：含有半极性面的PSS衬底；在PSS衬底的半极性面外延生长的具有第一厚度的第一GaN半导体层；在第一GaN半导体层表面上外延生长的第二厚度的第二GaN半导体层；其中所述第二GaN半导体层与第一GaN半导体层之间有阻断第一GaN半导体层内的穿透位错的氮化硅岛体。

[0005] 根据本公开的半导体晶片，其中，所述氮化硅岛体的直径为10纳米或小于10纳米。

[0006] 根据本公开的半导体晶片，其中，PSS衬底的半极性面为(2021)、(2021)、(3031)以及(3031)之一。

[0007] 根据本公开的半导体晶片，其中，第一GaN半导体层为无掺杂的GaN半导体层，而所述第二GaN半导体层为非掺杂型GaN半导体层、N型GaN半导体层或P型GaN半导体层。

[0008] 根据本公开的另一个方面，提供了一种在PSS衬底上沿半极性面外延生长GaN基片的方法，其包括：在PSS衬底上在处理腔室内的第一温度环境下沿着半极性面外延生长成平坦的第一GaN半导体层；停止施加Ga载气，在处理腔室内第三温度环境下施加Si载气，从而采用MOCVD方式在第一GaN半导体层表面生成第三厚度的氮化硅层；停止施加硅载气，并将处理腔室内温度升高到第四温度从而使得氮化硅层部分熔化而形成氮化硅岛体；以及在处理腔室内第二温度环境下沿着半极性面继续外延生长第二GaN半导体层到第二厚度为止。

[0009] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，其中所述氮化硅岛体的直径为10纳米或小于10纳米。

[0010] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，所述半极性面为(2021)、(2021)、(3031)以及(3031)之一。

[0011] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，所述第二GaN半导体层为非掺杂型GaN半导体层、N型GaN半导体层或P型GaN半导体层。

[0012] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，其中外延生长具有第一厚度的第一GaN半导体层的工艺包括金属有机化学气相沉积或分子束外延生长工艺之一。

[0013] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，其中外延生长具有第一厚度的第一GaN半导体层包括将处理腔室内的温度调节为第一温度，而外延生长具有第二厚度的第二GaN半导体层包括将处理腔室内的温度调节为第二温度。

[0014] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，其中所述第二温度高于第一温度。

[0015] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，其中所述第一温度为300℃到800℃之间，所述第二温度高于800℃。

[0016] 根据本公开的在PSS衬底上沿半极性面外延生长GaN基片的方法，其中第三温度为800℃到950℃之间。第四温度为950℃到1100℃之间。

[0017] 由于无掺杂的GaN层内的穿透位错更容易在进行氮化硅沉积时形成，因此当形成氮化硅层后，在进一步提高温度而停止Si载气时，穿透位错外围的氮化硅更早熔化，并逐渐形成阻挡在穿透位错位置处的一些氮化硅岛体。这有助于在随后的第二GaN半导体层外延生长过程中通过在第一GaN半导体层露出的没有穿透位错位置平坦表面以及剩余的氮化硅岛体的侧壁横向生长第二GaN晶体，从而切断第一GaN半导体层的穿透位错在第二GaN半导体层外延生长过程的延伸，从而极大地减少了第二GaN半导体层外延层内的穿透位错，从而提高了GaN半导体层外延片的垒晶质量。附图说明

[0018] 此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

[0019] 图1是示出根据示例性实施例的半导体外延晶片的示意性截面图。

[0020] 图2是示出根据第二示例性实施例的半导体外延晶片的示意性截面图。

[0021] 图3是示出用于说明根据示例性实施例的半导体外延晶片的制造方法流程图。

[0022] 图4所示的是现有GaN外延片的GaN截面SEM图片。

[0023] 图5所示的是根据示例性实施例的半导体GaN外延片的GaN截面SEM图片。

具体实施方式

[0024] 这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

[0025] 在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本开。除非另有定义，本文使用的所有其他科学和技术术语具有与本发明所属领域的普通技术人员通常理解的相同的含义。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

[0026] 应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一也可以被称为第二，反之亦然。取决于语境，如在此所使用的词语“如果”可以被解释成为“在…时”或“当…时”或“响应于确定”。

[0027] 为了使本领域技术人员更好地理解本公开，下面结合附图和具体实施方式对本公开作进一步详细说明。

[0028] 图1是示出根据示例性实施例的半导体外延晶片的示意性截面图。如图1中所示，半导体外延晶片10包括PSS衬底100、带有氮化硅岛体115的第一GaN半导体层110以及位于第一GaN半导体层110上的第二GaN半导体层120。尽管图1所示的衬底100只有一层，但是其可以有多层。在多层衬底的情况下，最上面的一层被图案化处理，形成PSS衬底。为方便起见，本公开以蓝宝石衬底作为例子进行解释。可选择地，衬底100可以包括含有III-V族材料的第二层，例如GaN。衬底100所包含的第二层可以含有一种或多种多晶材料，其具有任何合适的晶体方向，例如非极性方向或半极性方向。

[0029] 如图1所示，第一GaN半导体层110形成在PSS衬底100上。该第一GaN半导体层110中包含有一些氮化硅岛体115。每个氮化硅岛体通过MOCVD沉积氮化硅形成，其形状彼此可能不相同。在第一GaN半导体层110上形成有第二GaN半导体层120。因此，第一GaN半导体层110位于第二GaN半导体层120和PSS衬底100之间。可选择地，可以在第一GaN半导体层110和第二GaN半导体层120插入一个或多个插入层。在本公开的实施例中，第一GaN半导体层110作为第二GaN半导体层120与衬底100之间的界面层。可选择地，在第一GaN半导体层110和衬底100之间也可以插入一个或多个插入层。

[0030] 根据本公开的实施例，第一GaN半导体层110可以包括无掺杂的GaN,而第二GaN半导体层120可以为掺杂的P型或N型GaN。例如多晶层的第二GaN半导体层120可以掺杂后具有不同导电性(例如相反的导电性)。尽管图1所示的第二GaN半导体层120为一层，但是第二GaN半导体层120可以为多层，其包括一层或多层由GaN材料，从而在第二GaN半导体层120中构成集成电路器件(例如，晶体管、二极管、三极管、LED以及激光二极管)。掺杂可以在第二GaN半导体层120的一部分或多个部分的外延生长过程中进行。可选择地，掺杂也可以在外延生长之后进行，例如利用离子注入到一个或多个外延层中。在有些实施例中，第二GaN半导体层120可以如图2所示的包括多层。如图2所示，第二GaN半导体层120可以包括第一结晶层121、第二结晶层122以及第三结晶层123。尽管此处第二GaN半导体层120仅仅显示为三层，其还可以包括其他结构层。第一结晶层121可以是n型掺杂GaN层，第二结晶层122为有源层，而第三结晶层123可以是p型掺杂GaN层。第一结晶层121可以是n型GaN层还可以包括无掺杂GaN层。这些结晶层通过诸如MOCVD工艺、HVPE工艺、外延生长而成。有源层122可以单量子阱结构或多量子阱结构。可选择地，第一结晶层121可以是p型掺杂GaN层，而第三结晶层123可以是n型掺杂GaN层。有源层122的上下两层分别掺杂不同的掺杂剂，从而形成相对的p型掺杂GaN层和n型掺杂GaN层。这些掺杂剂或掺杂气体有硅、镁、硅烷以及乙硅烷等等。这些掺杂剂在结晶层沉积过程中被掺杂到结晶层中。

[0031] 如图1和2所示，图案化蓝宝石衬底100的图案可以按照中国专利申请公开号CN106233429A所披露的方式形成具有形成半极性面GaN的(2021)、(2021)、(3031)或(3031)的图案。举例而言，蓝宝石衬底沟槽的倾斜的侧壁与侧壁相对于蓝宝石衬底的未蚀刻表面取向90°不同，侧壁可取向为约60°至约80°。在一些情况下，侧壁的可取向为60°至80°。在一些实施方案中，侧壁可取向为约65°至约75°。在一些情况下，侧壁可取向为65°至75°。根据一些实施方案，选择蓝宝石衬底的取向，使得当(2021)GaN面平行于衬底表面时，相对于蓝宝石衬底表面，(0001)蓝宝石c-面的取向大致对准(0001)GaN面。根据一些实施方案，PSS衬底中的沟槽的间距或节距可为0.25微米(μm)至约10μm。在一些实施方案中，沟槽之间的间隔可以不是周期性的。根据一些实施方案，沟槽的蚀刻深度可为约50纳米(nm)至约2μm。在一些实施方案中，沟槽的宽度可约等于或等于节距的一半。在其他实施方案中，沟槽的宽度可大于或小于节距的一半。

[0032] 图3所示的是根据本公开形成外延片晶片的半导体外延晶片的方法的流程图。如图3所示，在步骤S310处，在PSS蓝宝石衬底上首先生长第一GaN半导体层110，该第一GaN半导体层110将作为牺牲层用于随后形成氮化硅岛体。根据本公开的实施例，可以以较低温度在PSS蓝宝石衬底形成第一GaN半导体层110。在一种实施方式中，可以利用金属有机化学气相沉积(MOCVD)工艺、分子束外延生长(MBE)工艺或用于III-V族材料外延生长的任何其他适合的工艺在衬底(例如蓝宝石衬底)上生长诸如氮化镓(GaN)的III-V族材料。可以处理腔室(例如MOCVD反应炉)内被清理干净(例如在氢气环境或其它合适的环境中)。处理腔室内的温度可以调节到第一值(例如高450℃至约600℃的温度)，以便于III-V族材料的生长。在有些实施例中，包含III族材料(例如镓)的母材和氮气随后被提供到该处理腔室内以便生长III族氮化物材料。该母材在被加热的衬底的表面上进行反应以便在该衬底上形成III族氮化物层。具体而言，第一GaN半导体层110可在外延生长条件下于约450℃至约600℃的温度下形成。在一些情况下，第一GaN半导体层110可在450℃至600℃的温度下形成。根据一些实施方案，第一GaN半导体层110在约500℃的温度下形成。在一些情况下，可将反应室压力保持为约100毫巴至约250毫巴。在一些情况下，可将反应室压力保持为100毫巴至250毫巴。NH3的流量可为约1slm至约4slm，并且三甲基镓(TMGa)的流量可为约30sccm至约50sccm。在一些情况下，NH3的流量可为1slm至4slm，并且三甲基镓(TMGa)的流量可为30sccm至
50sccm。根据一些实施方案，第一GaN半导体层110可生长到约10nm至约40nm的厚度。在一些情况下，第一GaN半导体层110可生长到10nm至40nm的厚度。外延生长的方法可以为MOVCD(金属有机化学气相沉积法)侧向外延生长第一GaN半导体层110。可选择地，可以采用HVPE法、MBE法。

[0033] 可选择地，在形成第一GaN半导体层110之后，在开始步骤S320之前，可将反应室中的温度倾斜升温至更高的温度以使第一GaN半导体层110 退火一段时间。在一些实施方案中，可将温度升高到约1000℃至约1100℃之间的值。退火时间可为约1分钟至约10分钟。在一些情况下，可将温度升高到1000℃至1100℃之间的值，并且退火时间可为约1分钟至约10分钟。第一GaN半导体层110为非掺杂的GaN层。此时第一GaN半导体层110已经生长了大约1-2微米，已经合并了PSS上的图案沟槽。

[0034] 随后，在步骤S320处对第一GaN半导体层110进行氮化硅层的生成。根据本公开的实施例，首先停止镓载气的流入，并指导反应室内不再有镓载气后，将反应室内温度提高到第三温度，例如第三温度为800℃到950℃之间。随后向反应室提供硅载气，例如SiH4或SiH6。其流量大约为1-20slm。从而在该第三温度下通过化学气相沉积，在预先形成的一部分第一GaN半导体层110上形成一定厚度的氮化硅层，其厚度大约为10-20纳米。随后，将温度提升到第四温度，例如第四温度为950℃到1100℃之间，并停止Si载气的输入，穿透位错外围的氮化硅更早熔化，并逐渐形成阻挡在穿透位错位置处的一些氮化硅岛体115。这些氮化硅岛体115的粒径大约为10纳米左右。

[0035] 然后对反应室进行处理，例如进行吹气，为下一步继续第一GaN半导体层110的垒晶做准备。随后，在步骤S330处，包含III族材料(例如镓)的母材和氮气随后被提供到该处理腔室内以便生长III族氮化物材料。该母材在被加热的之前生成的部分第一GaN半导体层110的表面以及氮化硅岛体115的侧壁上进行反应以便在继续形成第一GaN半导体层110的后一部分，直到最后包裹并覆盖氮化硅岛体115后到一定厚度为止，例如1微米。从而，在第一GaN半导体层110整个形成过程中，通过中间形成阻挡前一部分的穿透位错而中断第一GaN半导体层110形成过程中穿透位错持续，从而为后续第二GaN半导体层120的形成提供了良好的沉积表面。

[0036] 随后，在步骤S340处，在含有氮化硅岛体115的第一GaN半导体层110的表面形成第二GaN半导体层120。第二GaN半导体层120如图1或2所示可以包括一层或多层GaN外延层。

[0037] 为了实际应用，需要将作外延生长的第一GaN半导体层110和第二GaN半导体层120从衬底100上分离下来。因此，在步骤S340处，通过合适的手段将第一GaN半导体层110和第二GaN半导体层120从衬底100上分离。作为一种实例，可以通过对第一GaN半导体层110施加物理力将第一GaN半导体层110从衬底上分离下来。作为另一个实例，可以通过化学刻蚀或激光照射熔化方式将第一GaN半导体层110从衬底上分离下来。

[0038] 图4所示的是现有GaN外延片的GaN截面SEM图片。图5根据本公开的方法所制成的从衬底上剥离下来的GaN外延片的截面SEM图，如图4所示，其中黑色部位为穿透位错。对比看，图5中的SEM图显示，穿透位错(图中的氮化硅岛体115所在位置)根据第一GaN半导体层110的生长而垂直地延伸。然而，大部分穿透位错的延伸可停止在第一GaN半导体层110与第二GaN半导体层120之间的界面处，从而不会沿着第二GaN半导体层120向上延伸。因此，显著降低第一GaN半导体层110上方的半导体层中的穿透位错的密度。从TEM结果来看，采用本公开的实施例获得外延片将未采用本公开的外延片的位错密度从1×109cm-2降到了4×106cm-2。第二GaN半导体层120的顶部表面的缺陷密度可在一些实施方案中小于约109cm-2、在一些实施方案中小于约106cm-2、在一些实施方案中小于约104cm-2、在一些实施方案中小于约
102cm-2以及还在一些实施方案中小于约10cm-2。

[0039] 根据本公开，由于穿透位错在材料表面形成露头缺陷，因此通过在形成第一GaN半导体层110中间进行氮化硅层115的沉积，这更容易首先在缺陷在材料表面露头的地方形成氮化硅结晶核，因此在部分熔化后剩余的氮化硅岛体的位置一般是穿通位错(Threading Dislocation)的所在。因为氮化硅岛体的下面是穿透位错所在的地方，所以通过对氮化硅岛体的阻挡效果，在此基础上二次生长的第一GaN半导体层110中穿通位错会比前一部分中的穿通位错明显减少，从而达到降低材料位错的目的。

[0040] 术语“约”和“大约”可用于意指在一些实施方案中目标尺寸的±20％以内、在一些实施方案中目标尺寸的±10％以内、在一些实施方案中目标尺寸的±5％以内，以及还有在一些实施方案中目标尺寸的±2％以内。术语“约”和“大约”可包括目标尺寸。

[0041] 本文所述的技术方案可实现为方法，其中已经提供了至少一个实施例。作为所述方法的一部分所执行的动作可以以任意合适的方式排序。因此，可以构建实施方案，其中各动作以与所示的次序所不同的次序执行，其可包括同时执行一些动作，即使这些动作在说明性实施方案中被示为顺序动作。此外，方法在一些实施方案中可包括比示出的那些更多的动作，在其他实施方案中包括比示出的那些更少的动作。

[0042] 虽然在此描述了本发明的至少一个说明性的实施方案，但是对于本领域的技术人员而言，可容易地进行多种改变、修改和改进。这样的改变、修改和改进旨在在本发明的精神和范围以内。因此，前述说明仅通过举例方式并不旨在作为限制。本发明仅由下列权利要求及其等同物所限定。

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