技术领域
[0001] 本
发明涉及半导体技术领域，更具体地，涉及一种
半导体晶片。
背景技术
[0002] 诸如
电机等驱动
电路通常会包括多个半桥电路，两个半桥电路之间会连接有感性负载，如图1所示，其为电机驱动电路的局部电路图，其中，晶体管M1和晶体管M2分别为第一半桥电路的低压侧晶体管和高压侧晶体管，晶体管M3和晶体管M4分别为第二半桥电路的低压侧晶体管和高压侧晶体管。晶体管M2和晶体管M3导通时，电感
电流由晶体管M2通过电感L流过晶体管M3，接着晶体管M2、晶体管M3关断，晶体管M4、晶体管M1导通，电感L通过晶体管M4、晶体管M1续流。
[0003] 高压侧的晶体管M2与低压侧的晶体管M3均位于N型阱区Nwell，二者均包括位于阱区Nwell中的P型体区Pbody、位于Pbody中的源极区N+和体
接触区P+、栅介质层、位于栅介质层上的栅极导体Ploy以漏极区N+，高压侧的晶体管M2的漏
电极D接输入
电压VIN，源电极S与衬底电极相连的
节点通过电感L与低压侧晶体管M3的漏电极D相连，低压侧的晶体管M3的衬底电极相连的节点接参考地电压GND。在上述续流过程中，高压侧的晶体管M2和低压侧的晶体管M3之间寄生的PN
PN结构处于
正向偏置状态，并伴随着PNP(Pbody-Nwell-Psub)的导通，以及伴随着NPN(Nwell-Psub-Nwell)的导通，当寄生PNP的集电极电流(也可表述为空穴载流子)到达低压侧并作为寄生NPN的基极电流且促进低压侧的Nwell向Psub注入
电子的时候，当低侧NPN的集电极电流(也可以表述为电子载流子)到达高压侧的Nwell并作为寄生PNP的基极电流的时候，就会导致PNPN晶闸管开启并导致驱动芯片内部电流不受控而
坏死。
发明内容
[0004] 有鉴于此，本发明提供一种半导体晶片，通过对隔离结构的设置，以在保证隔离性能的同时降低隔离结构的面积，从而可以节约晶片的整体面积。
[0005] 本发明提供一种半导体晶片，包括：
[0006] 间隔设置的第一晶体管，第二晶体管，第三晶体管，第四晶体管，每两个晶体管之间均由一分割区进行隔离，共形成4个分割区；
[0007] 隔离结构，包括第一掺杂类型的第一掺杂结构和第二掺杂类型的第二掺杂结构，以吸收所述第一至第四晶体管之间流动的空穴载流子和电子载流子；
[0008] 所述第一掺杂结构位于所述分割区内，以隔离所述第一至第四晶体管中相邻的两个晶体管；
[0009] 至少部分所述第二掺杂结构被所述第一掺杂结构环绕，并且所述第二掺杂结构与所述第一掺杂结构相分离。
[0010] 优选地，设置所述隔离结构的形状和面积，以使所述第一至第四晶体管中的两两之间的最短距离满足隔离要求。
[0011] 优选地，所述隔离结构为隔离环，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
[0012] 优选地，所述分割区呈类十字交叉结构排列。
[0013] 优选地，所述第一掺杂结构包括第一部分，所述第一部分用以将位于类十字交叉结构的第一侧的所述两个晶体管与位于相对的第二侧的剩余两个晶体管进行隔离的第一分支，以及将位于第一侧的所述两个晶体管之间进行隔离第二分支。
[0014] 优选地，所述第一掺杂结构包括第二部分，所述第二部分用以将位于十字交叉结构的第一侧的所述两个晶体管与位于相对的第二侧的剩余两个晶体管进行隔离的第三分支，以及将位于第二侧的所述两个晶体管之间进行隔离第四分支。
[0015] 优选地，所述第二掺杂结构位于所述第一掺杂结构的所述第一部分和所述第二部分之间。
[0016] 优选地，所述第二掺杂结构被所述第一掺杂结构环绕。
[0017] 优选地，沿所述类十字交叉结构的中心，所述第二掺杂结构呈矩形形状，且沿所述第一侧的所述两个晶体管的排列方向为所述矩形的长边，其中，所述排列方向为第一方向，与所述排列方向垂直的方向为第二方向。
[0018] 优选地，沿所述类十字交叉结构的中心，所述第二掺杂结构呈菱形形状。
[0019] 优选地，所述第一掺杂结构的所述第一分支和所述第三分支沿所述第一方向都呈矩形形状，且沿所述第一方向为所述矩形的长边。
[0020] 优选地，所述第一掺杂结构的所述第一分支和所述第三分支的矩形形状的宽边与所述第二掺杂结构的矩形的宽边的总宽度不小于预订宽度。
[0021] 优选地，所述第二掺杂结构的矩形的长边与所述第一掺杂结构的所述第一分支和所述第三分支的矩形的长边长度相等。
[0022] 优选地，所述第二掺杂结构的矩形的长边与所述第一侧的两个晶体管在排列方向上的总宽度相等，且与所述第二侧的两个晶体管在排列方向上的总宽度相等。
[0023] 优选地，所述第二掺杂结构的矩形的长边长度相等且小于所述第一侧的两个晶体管在排列方向的总宽度，同时小于所述第二侧的两个晶体管在排列方向上的总宽度。
[0024] 优选地，所述第一掺杂结构的所述第一分支和所述第三分支以所述类十字交叉结构的中心为中心组合呈菱形环形状，并环绕所述第二掺杂结构的菱形形状。
[0025] 优选地，所述菱形环形状和所述菱形形状的两条对
角线重合，并组合成一菱形结构，
[0026] 所述菱形结构的第一对角线与所述类十字交叉结构的横向方向平行，[0027] 所述菱形结构的第二对角线与所述类十字交叉结构的纵向方向平行，[0028] 所述类十字交叉结构的纵向方向为所述第一侧的两个晶体管的排列方向，所述类十字交叉结构的横向方向与纵向方向垂直，
[0029] 所述菱形结构的边长不小于预定值。
[0030] 优选地，所述菱形结构的第二对角线的长度小于所述第一侧的两个晶体管在排列方向的总宽度，同时小于所述第二侧的两个晶体管在排列方向的总宽度。
[0031] 优选地，位于第一侧的所述两个晶体管，设置为依次
串联连接在低压端和高压端之间的低压侧第一晶体管和高压侧第二晶体管，
[0032] 位于第二侧的所述两个晶体管，设置为依次串联连接在低压端和高压端之间的低压侧第三晶体管和高压侧第四晶体管；
[0033] 所述第一晶体管分别与所述第二晶体管和所述第三晶体管相邻，
[0034] 所述第一掺杂结构用于吸收由所述第二晶体管向所述第三晶体管方向流动的空穴载流子，以及用于吸收由所述第四晶体管向所述第一晶体管方向流动的空穴载流子，[0035] 所述第二掺杂结构用于吸收由所述第三晶体管向所述第二晶体管方向流动的电子载流子，以及用于吸收由所述第一晶体管向所述第四晶体管方向流动的电子载流子。
[0036] 优选地，所述隔离结构夹在所述第二晶体管和第三晶体管之间，使得所述第二晶体管和第三晶体管之间的最短距离不小于第一预定距离，
[0037] 且所述隔离结构还夹在所述第四晶体管和第一晶体管之间，使得所述第四晶体管和第一晶体管之间的最短距离不小于第二预定距离。
[0038] 优选地，所述第一预定距离与第二预定距离相等。
[0039] 优选地，所述第一晶体管与第二晶体管相连的第一节点通过感性元件耦合到所述第三晶体管与第四晶体管相连的第二节点。
[0040] 优选地，所述半导体晶片还包括一第一掺杂类型的半导体衬底，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为横向N型金属
氧化物
场效应晶体管。
[0041] 优选地，所述半导体衬底包括N型的第一阱区，所述第二晶体管位于所述第一阱区中，
[0042] 位于所述第二晶体管的源极区域中的P型体区、所述第一阱区以及所述半导体衬底构成寄生的第一PNP晶体管，
[0043] 所述第一阱区、半导体衬底以及所述第三晶体管中的第一N型区域构成寄生的第一NPN晶体管，所述第一N型区域与所述半导体衬底相邻，
[0044] 当所述第一PNP晶体管导通时，所述空穴载流子由经所述第一PNP晶体管向所述第三晶体管方向流动，
[0045] 当所述第一NPN晶体管导通时，所述电子载流子由经所述第一NPN晶体管向所述第二晶体管方向流动。
[0046] 优选地，所述半导体衬底包括N型的第二阱区，所述第四晶体管位于所述第二阱区中，
[0047] 位于所述第四晶体管的源极区域中的P型体区、所述第二阱区以及所述半导体衬底构成寄生的第二PNP晶体管，
[0048] 所述第二阱区、半导体衬底以及所述第一晶体管中的第二N型区域构成寄生的第二NPN晶体管，所述第二N型区域与所述半导体衬底相邻，
[0049] 当所述第二PNP晶体管导通时，所述空穴载流子由经所述第二PNP晶体管向所述第一晶体管方向流动，
[0050] 当所述第二NPN晶体管导通时，所述电子载流子由经所述第二NPN晶体管向所述第四晶体管方向流动。
[0051] 优选地，所述所述半导体衬底还包括N型的第三阱区、N型的第四阱区，所述第一晶体管和第三晶体管分别位于所述第三阱区和第四阱区中。
[0052] 由上可见，依据本发明提供的半导体晶片中，由于在第二晶体管和第三晶体管以及在第一晶体管和第四晶体管之间设置隔离结构，有效的阻止了晶体管之间寄生的晶闸管的开启，从而提高了芯片的可靠性。进一步地，由于隔离结构沿所述第一方向的长度小于所述第一侧的两个晶体管在排列方向的总宽度，使得所述分隔区中除隔离结构所占区域之外的剩余区域用于制作功率器件，这样可以将各个功率器件的面积可以做得更大，有利于节约半导体晶片的整体面积。
附图说明
[0053] 通过以下参照附图对本发明
实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0054] 图1电机驱动电路的局部电路图；
[0055] 图2依据本发明实施例一提供的半导体晶片的俯视图；
[0056] 图3为图2所示的芯片结构沿AB轴的剖面图；
[0057] 图4为依据本发明实施例二提供的半导体晶片的俯视图；
[0058] 图5为依据本发明实施例三提供的半导体晶片的俯视图。
具体实施方式
[0059] 以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0060] 本发明提供一种半导体晶片，其特征在于，包括：
[0061] 间隔设置的第一晶体管，第二晶体管，第三晶体管，第四晶体管，每两个晶体管之间均由一分割区进行隔离，共形成4个分割区；
[0062] 隔离结构，包括第一掺杂类型的第一掺杂结构和第二掺杂类型的第二掺杂结构，以吸收所述第一至第四晶体管之间流动的空穴载流子和电子载流子；
[0063] 所述第一掺杂结构位于所述分割区内，以隔离所述第一至第四晶体管中相邻的两个晶体管；
[0064] 至少部分所述第二掺杂结构被所述第一掺杂结构环绕，并且所述第二掺杂结构与所述第一掺杂结构相分离。
[0065] 具体地，图2为依据本发明实施例一提供的半导体晶片的俯视图。实施例一所述的半导体晶片主要包括半导体衬底，所述半导体衬底具有沿所述半导体衬底长度方向依次排列且相互平行设置的第一区域Ⅰ、第二区域Ⅱ、第三区域Ⅲ三个区域，第一区域Ⅰ和第三区域Ⅲ关于第二轴Z2轴对称，第二区域Ⅱ也关于第二轴Z2轴对称，其中，第一区域Ⅰ又分为沿所述半导体衬底宽度方向依次排布的第一上区域Ⅰ1和第一下区域Ⅰ2，第三区域Ⅲ也可分为沿所述半导体衬底宽度方向依次排布的第三上区域Ⅲ1和第三下区域Ⅲ2，第一晶体管M1的至少部分、第二晶体管M2的至少部分、第三晶体管M3的至少部分、第四晶体管M4的至少分别位于第一上区域Ⅰ1、第一下区域Ⅰ2、第三上区域Ⅲ1、第三下区域Ⅲ2中，且第一上区域Ⅰ1和第一下区域Ⅰ2关于第一轴Z1轴对称，第三上区域Ⅲ1和第三下区域Ⅲ2关于第一轴Z1轴对称，第二区域Ⅱ也关于第一轴Z1轴对称。所述四个晶体管中每两个之间形成一个分割区，共形成四个分割区，其中，所述分割区包括所述第二区域Ⅱ。第一轴Z1与所述半导体衬底的长度方向平行，第二轴Z2与所述半导体衬底的宽度方向平行。第一区域Ⅰ、第二区域Ⅱ、第三区域Ⅲ沿所述半导体衬底宽度方向的宽度相同。
[0066] 所述半导体晶片还包括位于所述分割区中的隔离结构，其中，位于第二区域Ⅱ中的隔离结构ISO沿所述半导体衬底宽度方向的宽度等于第二区域Ⅱ沿所述半导体衬底宽度方向的宽度，可以使得所述隔离结构ISO沿所述半导体衬底宽度方向的宽度等于所述第一晶体管M1和第二晶体管M2沿所述半导体衬底宽度方向的宽度之和，以及所述隔离结构ISO沿所述半导体衬底宽度方向的宽度等于所述第三晶体管M3和第四晶体管M4沿所述半导体衬底宽度方向的宽度之和。
[0067] 此外，位于第二区域Ⅱ中隔离结构ISO包括P型掺杂区Pring和N型掺杂区Nring，P型掺杂区Pring用于吸收由第一下区域Ⅰ2向第三上区域Ⅲ1方向流动的空穴载流子，例如由第二晶体管M2向第三晶体管M3方向流动的空穴载流子，以及用于吸收由第三下区域Ⅲ2向第一上区域Ⅰ1方向流动的空穴载流子，例如，由第四晶体管M4向第一晶体管M1方向流动的空穴载流子。N型掺杂区Nring用于吸收由第三上区域Ⅲ1向第一下区域Ⅰ2方向流动的电子载流子，例如第三晶体管M3向第二晶体管M2方向流动的电子载流子，以及用于吸收由第一上区域Ⅰ1向所述第三下区域Ⅲ2方向流动的电子载流子，例如由第四晶体管M4向第一晶体管M1方向流动的电子载流子。
[0068] 如图2所示，隔离结构ISO位于整个第二区域，即隔离结构ISO沿所述半导体衬底宽度方向的宽度等于第二区域Ⅱ的宽度，使得第二晶体管M2和第三晶体管M3之间的最短距离不小于第一预定距离，即隔离结构ISO横跨第二晶体管M2和第三晶体管M3之间的最短距离。且隔离结构ISO还夹在第四晶体管M4和第一晶体管M1之间，使得第四晶体管M4和第一晶体管M1之间的最短距离不小于第二预定距离，即隔离结构ISO横跨第四晶体管M4和第一晶体管M1之间的最短距离。这里需要说明的是，所述第一预定距离为确保第二晶体管M2和第三晶体管M3之间电气隔离的距离，所述第二预定距离为确保第四晶体管M4和第一晶体管M1之间电气隔离的距离。因此，所述第一预定距离和第二预定距离分别需要根据第二晶体管M2和第三晶体管M3之间的电流和电压级别以及第四晶体管M4和第一晶体管M1之间的电流和电压级别设定。由于第二晶体管M2与第三晶体管M3构成的这一对晶体管和第四晶体管M4与第一晶体管M1构成这一对晶体管的工艺级别，电流和电压级别都差不多，因此，通常情况下，可以使所述第一预定距离和第二预定距离相等，且为了尽可能的减小隔离区域ISO所占的面积，可以使得第二晶体管M2和第三晶体管M3之间的最短距离为第一预定距离，即隔离结构ISO横跨第二晶体管M2和第三晶体管M3之间的所述第一预定距离。使得第四晶体管M4和第一晶体管M1之间的最短距离为第二预定距离，隔离结构ISO横跨第四晶体管M4和第一晶体管M1之间的所述第二预定距离。此外，由于隔离结构ISO关于第一轴Z1对称，且隔离结构ISO还关于第二轴Z2对称。例如在本实施例中，如图2所示，隔离结构ISO为矩形结构，所述矩形结构沿所述半导体衬底的宽度方向的宽度不小于预定宽度，所述矩形结构和第二区域Ⅱ在沿所述半导体衬底的长度方向的长度相等。其中，这里所述的预定宽度是指，当所述矩形结构夹在第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4之间时，可以使得第二晶体管M2和第三晶体管M3之间的最短距离不小于所述第一预定距离，以及使得第四晶体管M4和第一晶体管M1之间的最短距离不小于所述第二预定距离时的所述矩形结构所需要满足的宽度。在此，对隔离结构ISO的形状和面积不做任何限制，本领域的技术人员在本发明
基础上可根据具体结构要求进行任意设置。
[0069] P型掺杂区Pring和N型掺杂区Nring沿第一轴Z1方向交错排列，且P型掺杂区Pring和N型掺杂区Nring均关于第二轴Z2对称，且还可以使P型掺杂区Pring和N型掺杂区Nring还均关于第一轴Z1对称。如图2所示，隔离结构ISO包括与第一区域Ⅰ相邻的第一P型掺杂区Pring、与所述第三区域Ⅲ相邻的第二P型掺杂区Pring以及位于第一P型掺杂区Pring和第二P型掺杂区Pring之间的N型掺杂区Nring。
[0070] 通过设置在第二晶体管M2和第三晶体管M3(晶体管M2与晶体管M4)之间设置隔离区ISO，并在隔离区ISO形成P型隔离环Pring和N型隔离环Nring，N型隔离环用于吸收高压侧注入的电子载流子，P型隔离环Pring用于吸收低压侧注入的空穴载流子，保证芯片在额定电压额定电流下不触发内部正偏的PNPN晶闸管开启，如图3所示，其为图1所示的驱动电路的芯片结构俯视图，作为隔离结构ISO的P型隔离环和N型隔离环均横跨整个第二区域Ⅱ，即位于晶体管M2与晶体管M4之间，以及晶体管M1和晶体管M3之间，其有效的阻止了晶体管M2与晶体管M4之间以及晶体管M1和晶体管M3之间寄生的PNPN晶闸管开启，从而提高了芯片的可靠性。
[0071] 在依据本发明一些实施例中，第一晶体管M1与第二晶体管M2关于第一轴Z1轴对称，而第三晶体管M3与第四晶体管M4也关于第一轴Z1轴对称。此外，第一晶体管M1与第三晶体管M3关于第二轴Z2轴对称，而第二晶体管M2与第四晶体管M4也关于第二轴Z2轴对称。
[0072] 晶体管M1和晶体管M2分别为第一半桥电路的低压侧晶体管和高压侧晶体管，晶体管M3和晶体管M4分别为第二半桥电路的低压侧晶体管和高压侧晶体管。如图1所示，第一晶体管M1与第二晶体管M2相连的第一节点通过感性元件L耦合到所述第三晶体管M3与第四晶体管M4相连的第二节点。
[0073] 在依据本发明的一实施例中，所述半导体衬底为P型半导体衬底，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均为横向N型金属氧化物场效应晶体管。图3为图2中沿AB切线的剖面视图，由图3所示，第一下区域Ⅰ2具有N型的第一阱区Nwell，第二晶体管M2位于所述第一阱区Nwell中，第二晶体管M2的源极区域中具有P型体区Pbody、所述第一阱区Nwell以及所述半导体衬底构成寄生的第一PNP晶体管。所述第一阱区Nwell、半导体衬底以及第三晶体管M3中的第一N型区域构成寄生的第一NPN晶体管，所述第一N型区域与所述半导体衬底相邻，当第一PNP晶体管导通时，所述空穴载流子由经所述第一PNP晶体管向第三晶体管M3方向流动，当所述第一NPN晶体管导通时，所述电子载流子由经所述第一NPN晶体管向所述第二晶体管M2方向流动。
[0074] 虽然未画出沿第一晶体管M1和第四晶体管M4的剖面示意图，但是第一晶体管M1、第四晶体管M4的设置与第二晶体管M2、第三晶体管M3的构成可以相同。即第三下区域Ⅲ2具有N型的第二阱区，第四晶体管M4位于所述第二阱区中，第四晶体管M4的源极区域中具有P型体区、所述第二阱区以及所述半导体衬底构成寄生的第二PNP晶体管，所述第二阱区、半导体衬底以及所述第一晶体管M1中的第二N型区域构成寄生的第二NPN晶体管，所述第二N型区域与所述半导体衬底相邻，当所述第二PNP晶体管导通时，所述空穴载流子由经所述第二PNP晶体管向所述第一晶体管M1方向流动，当所述第二NPN晶体管导通时，所述电子载流子由经所述第二NPN晶体管向所述第四晶体管M4方向流动。
[0075] 此外，所述第一上区域和第三上区域中分别设置有N型的第三阱区、N型的第四阱区，所述第一晶体管M1和第三晶体管M3分别位于所述第三阱区和第四阱区中。第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均包括位于阱区Nwell中的P型体区Pbody、位于Pbody中的源极区N+和体接触区P+、栅介质层(图3中未标记)、位于栅介质层上的栅极导体Ploy以漏极区N+，高压侧的晶体管的漏电极D接输入电压VIN，源电极S与衬底电极相连的节点通过电感L与低压侧晶体管的漏电极D相连，低压侧的晶体3的衬底电极相连的节点接参考地电压GND。
[0076] 参考图2所示，在第一晶体管M1和第二晶体管M2之间的分割区与第三晶体管M3和第四晶体管M4之间的分割区都设置有P型接触区，用于作为所述半导体衬底的接触区，同时隔离所述第一晶体管M1和第二晶体管M2，以及所述第三晶体管M3和第四晶体管M4，所述P型接触区与第二区域Ⅱ中的隔离结构ISO的P型掺杂区Pring相邻，且二者可以一体成型。
[0077] 图4为依据本发明实施例二提供的半导体晶片的俯视图。
[0078] 与图2所示的半导体晶片的不同之处是，为了减小隔离结构ISO的面积，设置隔离结构ISO沿所述半导体衬底宽度方向的宽度小于第二区域Ⅱ的宽度，如图4所示，所述半导体晶片包括位于第二区域Ⅱ中的隔离结构ISO，隔离结构ISO沿所述半导体衬底宽度方向的宽度小于第二区域Ⅱ沿所述半导体衬底宽度方向的宽度。此外，隔离结构ISO包括P型掺杂区Pring和N型掺杂区Nring，P型掺杂区Pring用于吸收由第一下区域Ⅰ2向第三上区域Ⅲ1方向流动的空穴载流子，例如由第二晶体管M2向第三晶体管M3方向流动的空穴载流子，以及用于吸收由第三下区域Ⅲ2向第一上区域Ⅰ1方向流动的空穴载流子，例如，由第四晶体管M4向第一晶体管M1方向流动的空穴载流子。N型掺杂区Nring用于吸收由第三上区域Ⅲ1向第一下区域Ⅰ2方向流动的电子载流子，例如第三晶体管M3向第二晶体管M2方向流动的电子载流子，以及用于吸收由第一上区域Ⅰ1向所述第三下区域Ⅲ2方向流动的电子载流子，例如由第四晶体管M4向第一晶体管M1方向流动的电子载流子。
[0079] 隔离结构ISO夹在所述第二晶体管和第三晶体管之间，以使得第二晶体管M2和第三晶体管M3之间的最短距离不小于第一预定距离，即隔离结构ISO横跨第二晶体管M2和第三晶体管M3之间的最短距离。且隔离结构ISO还夹在第四晶体管M4和第一晶体管M1之间，使得第四晶体管M4和第一晶体管M1之间的最短距离不小于第二预定距离，即隔离结构ISO横跨第四晶体管M4和第一晶体管M1之间的最短距离。这里需要说明的是，所述第一预定距离为确保第二晶体管M2和第三晶体管M3之间电气隔离的距离，所述第二预定距离为确保第四晶体管M4和第一晶体管M1之间电气隔离的距离。因此，所述第一预定距离和第二预定距离分别需要根据第二晶体管M2和第三晶体管M3之间的电流和电压级别以及第四晶体管M4和第一晶体管M1之间的电流和电压级别设定。由于第二晶体管M2与第三晶体管M3构成的这一对晶体管和第四晶体管M4与第一晶体管M1构成这一对晶体管的工艺级别，电流和电压级别都差不多，因此，通常情况下，可以使所述第一预定距离和第二预定距离相等，且为了尽可能的减小隔离区域ISO所占的面积，可以使得第二晶体管M2和第三晶体管M3之间的最短距离为第一预定距离，即隔离结构ISO横跨第二晶体管M2和第三晶体管M3之间的所述第一预定距离。使得第四晶体管M4和第一晶体管M1之间的最短距离为第二预定距离，隔离结构ISO横跨第四晶体管M4和第一晶体管M1之间的所述第二预定距离。此外，由于隔离结构ISO关于第一轴Z1对称，且隔离结构ISO还关于第二轴Z2对称。例如在本实施例中，如图4所示，隔离结构ISO为矩形结构，所述矩形结构沿所述半导体衬底的宽度方向的宽度不小于预定宽度，所述矩形结构和第二区域Ⅱ在沿所述半导体衬底的长度方向的长度相等。其中，这里所述的预定宽度是指，当所述矩形结构夹在第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4之间时，可以使得第二晶体管M2和第三晶体管M3之间的最短距离不小于所述第一预定距离，以及使得第四晶体管M4和第一晶体管M1之间的最短距离不小于所述第二预定距离时的所述矩形结构所需要满足的宽度。P型掺杂区Pring和N型掺杂区Nring沿第一轴Z1方向交错排列，且P型掺杂区Pring和N型掺杂区Nring均关于第二轴Z2对称，且还可以使P型掺杂区Pring和N型掺杂区Nring还均关于第一轴Z1对称。如图4所示，隔离结构ISO包括与第一区域Ⅰ相邻的第一P型掺杂区Pring、与所述第三区域Ⅲ相邻的第二P型掺杂区Pring以及位于第一P型掺杂区Pring和第二P型掺杂区Pring之间的N型掺杂区Nring。
[0080] 由于隔离结构ISO沿所述半导体衬底宽度方向的宽度小于第二区域Ⅱ的宽度，因此使得所述第二区域Ⅱ中除隔离结构ISO所占区域之外的剩余区域的用于制作功率器件。当需要功率器件的面积较大时，在本发明实施例中，还可以使得第一晶体管M1的一部分位于第二区域Ⅱ中且与隔离结构ISO相邻，即第一晶体管M1的面积除了包括第一上区域Ⅰ1的至少部分面积外，还包括部分第二区域Ⅱ的面积。可以使得第二晶体管M2的一部分位于第二区域Ⅱ中且与隔离结构ISO相邻，即第二晶体管M2的面积除了包括第一下区域Ⅰ2的至少部分面积外，还包括部分第二区域Ⅱ的面积。可以使得第三晶体管M3的一部分位于第二区域Ⅱ中且与隔离结构ISO相邻，即第三晶体管M3的面积除了包括第三上区域Ⅲ1的至少部分面积外，还包括部分第二区域Ⅱ的面积。可以使得第四晶体管M4的一部分位于第二区域Ⅱ中且与隔离结构ISO相邻，即第四晶体管M4的面积除了包括第三下区域Ⅲ2的至少部分面积外，还包括部分第二区域Ⅱ的面积。这样在第一区域所述第一区域Ⅰ、第二区域Ⅱ和第三区域Ⅲ这三个区域的面积和相同的情况下，各个晶体管的面积可以做得更大，有利于节约半导体晶片的整体面积。
[0081] 参考图4所示，在第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4两两之间的分割区都设置有P型接触区，用于作为所述半导体衬底的接触区，同时隔离所述第一晶体管M1和第二晶体管M2，以及所述第三晶体管M3和第四晶体管M4，所述P型接触区与隔离结构ISO中的P型掺杂区Pring相邻，且二者可以一体成型。
[0082] 图5为依据本发明实施例三提供的半导体晶片的俯视图，与图4所示的半导体晶片的不同之处是，为了进一步减小隔离结构ISO的面积，图5中，隔离结构设置为一个菱形结构，即隔离结构ISO中的N型掺杂区Nring呈菱形形状，环绕N型掺杂区Nring的P型掺杂区Pring组合呈菱形环形状。所述菱形结构的第一对角线与所述第一轴平行，所述菱形结构的第二对角线与所述第二轴平行，所述菱形结构的边长不小于预定值。第二晶体管M2和第三晶体管M3之间的最短距离为所述菱形结构的边长，第四晶体管M4和第一晶体管M1之间的最短距离也为所述菱形结构的边长，因此，本实施例中所述菱形结构的边长不小于预定值，这里的预定值是只上述第一预定距离和第二预定距离中的最大值。
[0083] 由上各个实施例的描述可见，依据本发明提供的半导体晶片中，由于在第二晶体管和第三晶体管以及在第一晶体管和第四晶体管之间设置隔离结构，有效的阻止了晶体管之间寄生的晶闸管的开启，从而提高了芯片的可靠性。进一步地，由于隔离结构沿所述半导体衬底宽度方向的宽度小于第二区域的宽度，使得所述第二区域中除隔离结构所占区域之外的剩余区域的用于制作功率器件，这样在所述第一区域、第二区域和第三区域这三个区域的面积和相同的情况下，各个功率器件的面积可以做得更大，有利于节约半导体晶片的整体面积。
[0084] 依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的
修改和变化。本
说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受
权利要求书及其全部范围和等效物的限制。
