包含第一及第二区的层压件的半导体结构及形成半导体结构
的方法
技术领域
背景技术
[0002] 晶体管可用于众多应用中；例如(举例来说)动态随机存取
存储器(DRAM)、
电阻式RAM(RRAM)、
磁性RAM(MRAM)、自旋转移
力矩MRAM(STT-MRAM)等。
[0003] 场效晶体管(FET)包括有源区。所述有源区包含一对源极/漏极区之间的
门控
沟道区。
[0004] 半导体制造的持续目标是提高集成
密度。因此，期望开发适于用于高度集成架构中的经改进FET架构，及开发用于制造此类FET架构的方法。
[0005] 垂直晶体管是其中沟道区垂直延伸于源极/漏极区之间的晶体管。垂直晶体管可用作高度集成的存储器架构中的存取装置。
[0006] 可期望在晶体管有源区内包含结晶半导体材料。结晶半导体材料可用利用超过600℃的
温度的
热处理容易地形成。然而，晶体管可在其它集成组件之后形成。此类其它集成组件可受到用于形成结晶半导体材料的高温的不利影响。
[0007] 努力开发适于在低于600℃的温度下
外延形成结晶半导体材料的方法。然而，常规方法大体上形成半导体材料，其从结晶转变为超过特定厚度(称为临界外延厚度)的非结晶，且因此限于薄结晶材料的制造。包括多晶材料的半导体材料的临界外延厚度的现象可增大(即，特定来说，是有问题的)。可期望开发用于制造结晶半导体材料的低温方法，所述低温方法具有比常规方法更大的临界外延厚度，且优选地可将结晶半导体材料(例如，包括多晶
硅的材料)形成到任何所期望厚度(即，其不受临界外延厚度限制)。
发明内容
[0008] 一方面，提供一种形成半导体结构的方法。所述方法包括：用第一沉积工艺沉积第一半导体材料；间歇中断所述第一沉积工艺以蚀刻所述经沉积第一半导体材料的表面及用第二沉积工艺沉积第二半导体材料；其中所述第一及第二半导体材料的组合物不同于彼此；其中所述第一沉积工艺形成所述半导体结构的第一区，且所述第二沉积工艺形成所述半导体结构的第二区，其中所述第一区包括所述第一半导体材料，且其中所述第二区包括所述第二半导体材料；且其中所述第一及第二沉积工艺一起形成所述半导体结构以包括层压件，所述层压件具有与所述第二区交替的所述第一区。
[0009] 另一方面，提供一种形成对应于晶体管的有源区的至少一部分的半导体结构的方法。所述方法包括：用第一沉积工艺沉积第一半导体材料；所述第一半导体材料包括硅；间歇中断所述第一沉积工艺以蚀刻所述经沉积第一半导体材料的表面及用第二沉积工艺沉积第二半导体材料；所述第二半导体材料包括锗；且其中所述半导体结构是至少部分结晶的。
[0010] 在又另一方面中，提供一种半导体结构。所述半导体结构包括具有与第二区交替的第一区的层压件；所述第一区包括基本上由硅组成的第一半导体材料，且所述第二区包括包含锗的第二半导体材料。
附图说明
[0011] 图1展示在实例方法的实例过程阶段处的实例结构的图解横截面图。
[0012] 图2及3是实例结构的图解横截面图。
[0013] 图4展示在实例方法的实例过程阶段处的实例结构的图解横截面图。
[0014] 图5展示在实例方法的实例过程阶段处的实例结构的图解横截面图。
[0015] 图6展示实例存储器阵列的区的示意图。
[0016] 图7展示在实例方法的实例过程阶段处的实例结构的图解横截面图。
[0017] 图8展示在实例方法的实例过程阶段处的实例结构的图解横截面图。
具体实施方式
[0018] 一些
实施例包含适于形成半导体材料的方法。所述半导体材料可为至少部分结晶的，且可具有通过其分散的两种或两种以上不同半导体组合物(例如，可具有与基本上由硅组成的区交替的含锗区)。在一些实施例中，所述半导体材料可在低温(例如，小于或等于约550℃的温度)下形成，且可经形成到任何所期望厚度(即，可不受临界外延厚度约束)。所述半导体材料可并入到晶体管有源区中，或可用于任何其它合适的应用中。下文参考图1到8描述实例方法。
[0019] 参考图1，构造10的一部分包含通过基底12
支撑的模板14。在图1左侧的处理阶段“A”处展示构造10。
[0020] 基底12可包括半导体材料；且可(例如)包括
单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含(但不限于)
块状半导电材料(例如半导电晶片)(单独或以包括其它材料的组合件形式)及半导电材料层(单独或以包括其它材料的组合件形式)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基底12可对应于含有与集成
电路制造相关联的一或多种材料的半导体衬底。此类材料可包含(例如)耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。
[0021] 模板14可在基底12的任何合适的材料之上且直接抵靠基底12的任何合适的材料；且在一些应用中可在基底12的半导体材料、基底12的绝缘材料或基底12的导电材料之上且直接抵靠基底12的半导体材料、基底12的绝缘材料或基底12的导电材料。
[0022] 模板14包括表面15。在一些实施例中，表面15可为结晶材料的表面，且可用作用于在模板之上生长结晶半导体结构的晶种。在一些实施例中，结晶材料可为多晶的，且在一些实施例中，结晶材料可为单晶的。模板14可包括任何合适的组合物。在一些实施例中，模板包括半导体材料16；且此类半导体材料可包括硅及锗中的一者或两者、基本上由硅及锗中的一者或两者组成或由硅及锗中的一者或两者组成。
[0023] 模板的结晶材料优选地在相对低温下形成以便避免或消除上文在“背景技术”部分中描述的问题(例如，以便避免或消除使可与基底12相关联的集成电路热降级的问题)。术语“相对低温”是指低于与常规工艺相关联的600℃温度的温度。在一些实施例中，模板14的结晶材料可在小于或等于约550℃的温度下形成。
[0024] 如果模板14在缺乏锗的情况下包括硅，就可期望重掺杂(即，用
导电性增强
掺杂剂掺杂到至少约1021个
原子/cm3的浓度)模板14使得模板的结晶材料可在所期望相对低温下形成。导电性增强掺杂剂可为n型(例如，磷)或p型(例如，
硼)。
[0025] 如果模板14除了硅之外还包括锗(例如，包括SiGe，其中化学式指示主要组分而非特定化学计量比)，就可
选定相对锗量以裁减用于制造模板的结晶材料的温度。明确来说，较高锗浓度将使较低温度能够用于在模板内形成多晶材料。在一些实施例中，包括SiGe的模板内的锗浓度可在从约5原子百分比(at％)到约95at％的范围内；从约10at％到约90at％的范围内；从约5at％到约50at％的范围内等。在一些实施例中，包括SiGe的模板内的相对锗量可为如此使得模板的结晶材料可在小于或等于约500℃的温度下形成。包括SiGe模板在一些实施例中可经重掺杂，且在其它实施例中可并非是重掺杂的。
[0026] 在一些实施例中，可期望模板14在缺乏硅的情况下包括锗。因此，在一些实施例中，模板14的半导体材料可基本上由锗组成或由锗组成。此半导体材料在一些实施例中可为重掺杂，且在其它实施例中可并非是重掺杂的。
[0027]
氧化物层17在表面15之上。层17可包括氧化硅及氧化锗中的一者或两者、基本上由氧化硅及氧化锗中的一者或两者组成或由氧化硅及氧化锗中的一者或两者组成；且如果表面15暴露到空气或某个其它氧源，层17就可形成。在一些实施例中，模板14可在条件下形成使得表面15从不暴露到氧源，且因此层17可从不形成。然而，在层17可形成的程度上，可期望移除此层且借此暴露模板14的表面15。因此，构造10暴露到移除层17的处理。此处理将构造10从过程阶段“A”过渡到过程阶段“B”。用于移除层17的处理可为任何合适的处理；包含(例如)利用含氟蚀刻剂(例如，
氢氟酸)的蚀刻。所述蚀刻可对应于湿清理、气体清理等。
[0028] 在表面15暴露之后，沿表面15沉积半导体材料18。此处理将构造10从过程阶段“B”过渡到过程阶段“C”。可在用于沉积的相同腔室内或在不同腔室内进行层17的移除。
[0029] 半导体材料18可包括任何合适的组合物；且在一些实施例中可包括硅、基本上由硅组成或由硅组成。半导体材料18可称为第一半导体材料以区分其与在后续过程阶段处形成的其它半导体材料。
[0030] 半导体材料18的沉积可利用任何合适的方法；且在一些实施例中可利用
原子层沉积(ALD)、
化学气相沉积(CVD)、
等离子体增强化学气相沉积(PECVD)、
物理气相沉积(PVD)及分子束外延(MBE)中的一或多者。例如，在一些实例实施例中，半导体材料18的沉积可在从约250℃到约500℃的范围内的温度及从约1托到约1大气的范围内的压力下利用CVD配合硅前体进行。在一些实施例中，CVD可为等离子体增强的。等离子体可能相对于经沉积材料18较遥远或可不遥远。
[0031] 用于CVD的前体可为任何合适的前体。例如，如果CVD利用硅前体，此就可包含SiH、SiX及SiXH中的一或多者，其中X表示卤，且其中化学式指示主要组分而非指示特定化学计量比。实例硅前体是甲硅烷、乙硅烷、丙硅烷、新戊及二氯甲硅烷。
[0032] 半导体材料18可在沿表面15将结晶性质从结晶材料传播到材料18中的条件下形成(即，可外延形成)。因此，半导体材料18可为至少部分结晶的。在一些实施例中，半导体材料18在其整个厚度内可基本上为完全结晶的(即，按体积可为至少95％结晶)。在其它实施例中，半导体材料18可具有大量的非结晶度(即，可包括空隙、非晶区等)。在一些实施例中，半导体材料18可经形成到超过其临界外延厚度的厚度；且因此将具有基本上是完全结晶的下区及较不结晶(即，更非晶)的上区。材料18内的结晶结构可与沿模板14的表面15的结晶结构相关。因此，在其中表面15与单晶材料相关联的实施例中，半导体材料18也可包括单晶结构；且在其中表面15与多晶材料相关联的实施例中，半导体材料18可包括多晶结构。
[0033] 半导体材料18可经形成到任何合适的厚度。然而，在一些实施例中，期望在半导体材料18的大多数厚度内具有大量结晶性，且因此超过临界外延厚度存在较少益处。在一些实施例中，半导体材料18经形成到从约5埃 到约 的范围内的厚度。
[0034] 半导体材料18的沉积可在任何合适的温度下进行。在一些实施例中，半导体材料18可经制造于可经受相对高温处理的组合件中；且因此半导体材料18的沉积在约600℃的温度下或在高于约600℃的温度下进行。在其它实施例中，半导体材料18可经形成于对热处理敏感的组合件中，且可在相对低温下形成；例如小于或等于约600℃、小于或等于约550℃、小于或等于约500℃等的温度。临界外延厚度随着温度降低而减小，这对常规工艺来说是成问题的。然而，本文描述的处理可克服此限制且可适于将结晶半导体材料形成到超过限制常规工艺的临界外延厚度的厚度，如下文更详细论述。
[0035] 仍参考图1，第一半导体材料18的沉积中断，且第二半导体材料20形成在第一半导体材料18之上以将构造10过渡到过程阶段“D”。可将第一半导体材料18的沉积视为第一沉积工艺，且可将半导体材料20视为在第二沉积工艺中沉积。在所展示的实施例中，材料18的表面被蚀刻，且材料20沉积在此经蚀刻表面之上。材料18的表面的蚀刻可提供优点：包含(例如)移除可能已超过材料18的临界外延厚度的过量材料18(即，移除具有比下伏区更少的结晶性的材料18的区)、更改第一半导体材料18的表面(例如，表面的平滑化)以改进临界外延厚度等。
[0036] 材料18的蚀刻可用任何合适的蚀刻剂进行；且在一些实施例中用含卤蚀刻剂进行。含卤蚀刻剂可包括氯(Cl)；且在一些实施例中可包括双原子氯(Cl2)及
盐酸(HCl)中的一者或两者。
[0037] 蚀刻剂可与用于第二半导体材料20的沉积的前体一起提供，或可相对于此前体循序地提供。在一些实施例中，用于第二半导体材料20的沉积的前体包括GeHx(其中x是大于0的数字)，且蚀刻剂与此前体同向流动。在一些实施例中，可认为前体形成含锗晶种材料20，且含锗晶种材料的蚀刻及沉积同时发生。
[0038] 第二半导体材料20包括与第一半导体材料18不同的组合物；且可(例如)包括锗。在一些实施例中，第二半导体材料20的锗将相对较纯(即，可基本上由锗组成或由锗组成)。
在其它实施例中，第二半导体材料20可包括锗与另一材料的混合物；例如(举例来说)锗与硅的混合物。此混合物内的锗的相对浓度可为任何合适的浓度；例如(举例来说)至少约
5at％、至少约50at％等的浓度。在一些实施例中，第二半导体材料20将包括硅及锗(即，SiGe；其中化学式指示主要组分而非特定化学计量比)，其中锗浓度在从约5at％到约
95at％的范围内。
[0039] 在一些实施例中，材料20可具有相较于材料18较低的用于
外延生长的活化
能量，且因此相较于材料18的较厚层的表面可用作用于材料18的外延生长的更好的结晶表面(其中“较厚层”指示接近材料18的临界外延厚度的厚度)。
[0040] 第二半导体材料20的沉积可利用任何合适的方法；且在一些实施例中可利用ALD、CVD、PECVD、PVD及MBE中的一或多者。例如，在一些实例实施例中，半导体材料20的沉积可从约250℃到约500℃的范围内的温度及从约1托到约1大气的范围内的压力下配合硅前体及锗前体中的一者或两者利用CVD。在一些实施例中，CVD可为等离子体增强的。等离子体可能相对于经沉积材料20较遥远或不遥远。硅前体可选自上文相对于半导体材料18描述的前体；且锗前体可包含GeH、GeX及GeXH中的一或多者；其中X表示卤，且其中化学式指示主要组分而非指示特定化学计量比。实例锗前体是锗烷及乙锗烷。
[0041] 在一些实施例中，半导体材料20可包括硅及锗的混合物；且此半导体材料的沉积可利用与二氯硅烷组合的锗烷及/或乙锗烷中的一者或两者。在此类实施例中，除了沉积前体之外，所提供的蚀刻剂可为包含从二氯硅烷释放的氯的含氯蚀刻剂。
[0042] 半导体材料20可在将结晶性质从下伏结晶材料18传播到材料20中的条件下形成(即，可外延形成)。因此，半导体材料20可为至少部分结晶的。在一些实施例中，半导体材料20在其整个厚度内可基本上为完全结晶的(即，按体积可为至少95％结晶)。在其它实施例中，半导体材料20可具有大量的非结晶度(即，可包括空隙、非晶区等)。
[0043] 处理阶段“C”(即，形成第一半导体材料18的处理)及处理阶段“D”(即，蚀刻第一半导体材料的上表面及形成第二半导体材料20的处理)一起形成沉积循环。沉积循环可重复多次以将半导体结构形成到所期望厚度。过程阶段“E”展示实例半导体结构22，其可由沉积循环的多个反复造成。
[0044] 半导体结构22包括包含第一半导体材料18的第一区24及包含第二半导体材料20的第二区26。第一及第二区在半导体结构22内与彼此交替。在一些实施例中，可认为半导体结构22对应于交替第一区24及第二区26的层压件。替代地，可将半导体结构22视为垂直延伸结构，其包括第一半导体材料18且包括
水平延伸穿过所述第一半导体材料的第二半导体材料20的堆叠。
[0045] 如上文论述，半导体材料18及20中的一者或两者可为至少部分结晶的。因此，半导体结构22可为至少部分结晶的。在一些实施例中，半导体结构22可基本上是完全结晶的(即，按体积可为至少95％结晶)。半导体结构22在一些实施例中可为单晶的(例如，如果模板14是单晶的)，且在其它实施例中可为多晶的(例如，如果模板14是多晶的)。
[0046] 将含锗区26插入到半导体结构22中的优点是：此可降低整个半导体结构的形成温度同时仍使能够在整个结构内维持结晶度。例如，在一些实施例中，整个结构22可利用在小于或等于约550℃、小于或等于约500℃或甚至小于或等于约450℃的温度下进行的沉积工艺形成。整体结构22内的增加的锗百分比可有利地使能够利用低温同时仍在所述结构内维持所期望的结晶度。然而，在一些应用中，过多的锗可不利地影响装置性能。因此，期望平衡结构22内的锗的总量以便实现具有所期望结晶度的结构的低温形成，同时仍维持适于预期应用的所期望的性质(例如，物理性质、电性质、化学性质等)。
[0047] 整体结构22内的锗量可通过调整在结构内提供的区26的数目、区26的组合物及/或区26的厚度来裁减。在一些实施例中，半导体结构22内的锗的总浓度将小于约10at％、小于约5at％等。在一些实施例中，第一区24包括第一厚度T1，第二区26包括第二厚度T2，且半导体结构22包括总厚度T3。第二厚度T2的总和可小于或等于总厚度T3的约10％、小于或等于总厚度的约5％等。替代地，第二厚度T2的总和可小于或等于第一厚度T1的总和的约10％、小于或等于第一厚度的总和的约5％等。
[0048] 厚度T1、T2及T3可为任何合适的厚度。在一些实施例中，厚度T1可在从约 到约的范围内。在一些实施例中，厚度T2可在从约 到约 的范围内、在从约 到约 的范围内等。在一些实施例中，总厚度T3可在从约 到约 的范围内、在从约 到约 的范围内等。
[0049] 结构22的含锗区26的总数目可为任何合适的数目；包含(例如)大于或等于约1的数目；大于或等于约5的数目；大于或等于约10的数目；大于或等于约100的数目；及大于或等于约1000的数目等。
[0050] 在所展示的实施例中，半导体结构22包括相对于彼此不同的组合物的两个交替区。在其它实施例中，半导体结构可包括两个以上不同区。例如，沉积循环可形成相对于彼此不同的组合物的三个或三个以上区。在一些实施例中，此类区可包括类似于区24的含硅区；一种类型的含锗区类似于区26中的部分且具有第一锗浓度；且另一类型的含锗区类似于区26中的其它者且具有另一锗浓度。
[0051] 在一些实施例中，可期望在结构22形成之后
退火半导体材料18及20。退火可在任何合适的温度下进行达任何合适的持续时间。
[0052] 在图1展示的实施例中，含锗区26与彼此有规律地间隔，且具有与彼此约相同的厚度(其中术语“约相同厚度”意指在合理的制造及测量公差内相同的厚度)。此可起因于半导体材料18在沉积循环内的沉积由半导体材料20的沉积间歇中断，其中中断通过基本上规则间隔与彼此间隔(其中术语“基本上规则”意指在合理公差内规则)且在与彼此基本上相同的持续时间内进行(其中术语“基本上相同的持续时间”意指在合理公差内相同的持续时间)。在其它实施例中，用于形成半导体材料20的至少部分中断可通过与其它中断不同的间隔与彼此间隔；及/或中断中的至少一者可在与另一中断基本上不同的持续时间内进行。因此，含锗区26可能并非全都与彼此规则间隔，及/或可能并非全都是与彼此相同的厚度。
[0053] 图2展示类似于在图1的过程阶段“E”处展示的构造10的构造10的一部分。然而，第二区26(即，含锗区)并非全都通过规则间隔与彼此间隔。代替地，第二区的第一相邻对(其中此第一相邻对包括标记为26a及26b的第二区)与彼此间隔开与第二区的第二相邻对不同的距离(其中此第二相邻对包括标记为26c及26d的第二区)。而且，全部区26是与彼此相同的厚度。代替地，区26c展示为比其它区26更厚。在一些实施例中，可将区26c视为具有与其它区基本上不同的厚度；其中术语“基本上不同厚度”意指超出合理制造工艺公差的厚度差异。
[0054] 如上文论述，半导体结构22可为至少部分结晶的，且可具有从模板14的结晶度传播的结晶配置。图3展示类似于在图1的过程阶段“E”处展示的构造的构造10，且展示延伸穿过模板14及半导体结构22的结晶度(通过虚线表示)。可认为虚线表示单晶材料的晶格、多晶材料的晶粒等。
[0055] 半导体结构22可用于任何合适的装置中。图4说明其中将半导体结构并入到晶体管中的应用。
[0056] 图4的左侧的过程阶段F展示具有形成于模板14之上的半导体构造22且具有形成于构造22之上的半导体材料32的构造30。在一些实施例中，可认为模板14、半导体结构22及半导体材料32一起对应于适于并入到晶体管中的有源区34。此有源区包括对应于模板14的第一部分(或第一
片段)36、对应于半导体结构22的第二部分(或第二片段)38及对应于半导体材料32的第三部分(或第三片段)40。部分36及40可经导电掺杂使得其适于用作晶体管的源极/漏极区(即，可用n型掺杂剂或p型掺杂剂重掺杂)，且部分38可适当地掺杂以适于用作晶体管的沟道区，即，可未掺杂(即，固有地掺杂)或轻掺杂(即，用导电性增强掺杂剂掺杂到小于或等于1018个原子/cm3)。
[0057] 图4的处理阶段“G”展示邻近有源区34的片段38形成的绝缘材料50，且展示邻近绝缘材料50形成的导电材料52。
[0058] 绝缘材料50可包括任何合适的组合物，且在一些实施例中可包括氧化硅、基本上由氧化硅组成或由氧化硅组成。
[0059] 导电材料52可包括任何合适的组合物；例如(举例来说)各种金属(例如，
钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属
碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
[0060] 导电材料52沿片段38形成晶体管栅极54，其中此晶体管栅极通过中介绝缘材料50(其可称为栅极
电介质材料)与片段38间隔。晶体管56包括晶体管栅极54及有源区34。
[0061] 晶体管56是垂直晶体管的原因是：此晶体管的有源区34从基底12垂直延伸。
[0062] 晶体管56可用于存储器阵列中。例如，过程阶段“H”展示并入到存储器单元58中的晶体管56。晶体管栅极54与字线WL耦合，源极/漏极区36与位线BL耦合，且源极/漏极区40与电容器60耦合。电容器具有与参考
电压62耦合的
节点。此参考电压可对应于接地或任何其它合适的电压。
[0063] 存储器单元58可表示跨存储器阵列形成的大量基本上相同存储器单元；其中术语“基本上相同”意指在合理的制造及测量公差内相同。
[0064] 图4的晶体管56包括用作沟道区的结构22(即，具有插入于含硅层之间的含锗层的结构)。此可为有利的，因为：期望在晶体管有源区(例如，图4的有源区34)内具有结晶度，且通常发现难以在低处理温度下实现其中具有低掺杂剂浓度的半导体材料(例如，沟道区)的结晶度。相比之下，具有高掺杂剂浓度的半导体区(例如，源极/漏极区)可通过利用低处理温度经形成以在其中具有合适的结晶度，即使是在利用常规方法时也如此。可期望仅将含锗层并入到有源区34的部分中，这将最受益于其中具有此类层(例如，轻掺杂沟道区)以便最小化有源区内的锗量。明确来说，晶体管有源区内过多的锗可导致晶体管装置在所期望参数外操作。然而，在一些实施例中，将锗并入于晶体管的源极/漏极区中的一者或两者内可为合适的。在此类实施例中，除了延伸跨越沟道区38之外，结构22可延伸跨越源极/漏极区36及40中的一者或两者。
[0065] 图5展示类似于图4的构造但包括延伸跨越整个有源区34的结构22的实例构造30。图5的左侧展示与晶体管的剩余部分隔离的有源区(即，展示类似于图4的过程阶段F的过程阶段)，且图5的右侧展示并入到晶体管56中的有源区34，晶体管56又并入到存储器单元58中(即，展示类似于图4的过程阶段H的过程阶段)。
[0066] 图4及5的存储器单元58可用于DRAM阵列中。实例存储器阵列64参考图6描述。存储器阵列包括沿阵列的行延伸的多个字线(由字线WL1、WL2及WL3表示)，且包括沿阵列的列延伸的多个位线(由位线BL1、BL2及BL3表示)。存储器阵列包括多个基本上相同存储器单元58；其中存储器单元中的每一者包括与电容器60组合的晶体管56。
[0067] 在一些实施例中，上述实施例的半导体材料16可形成为宽阔的区域，半导体结构22可沉积于此宽阔的区域之上，且接着，半导体结构22可经图案
化成所期望的配置。例如，图7展示其中模板14的半导体材料16初始地被配置为大的宽阔的区域的实施例中的图1的构造10。图7的最上过程阶段类似于图1的过程阶段B。图7的下一过程阶段类似于图1的过程阶段E，且具有形成于模板14之上的半导体结构22。图7中展示的最后过程阶段是过程阶段E'，其中半导体结构22经
图案化成配置为晶体管有源区34的结构70。
[0068] 在一些实施例中，上述实施例的半导体材料16可经图案化成间隔开的垫，且接着，半导体结构22可选择性地沉积到此类垫上。例如，图8展示其中模板的半导体材料经图案化到垫中的实施例中的图1的构造10。图8的最上过程阶段类似于图1的过程阶段B。图8的下一过程阶段类似于图1的过程阶段E，且具有沉积于模板14之上的半导体结构22。半导体结构22相对于基底12选择性地沉积到材料16上。
[0069] 本文描述的半导体结构22可用于任何合适的应用中。而且，本文描述的晶体管可用于任何合适的应用中。尽管明确展示晶体管用于DRAM存储器单元中，但应理解，晶体管可用于其它应用中；例如(举例来说)除了所说明的DRAM之外的逻辑、
传感器及/或其它存储器。
[0070] 上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的
电子电路)；且可并入到电子系统中。此类电子系统可用于(例如)存储器模块、装置
驱动器、电力模块、通信
调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片集、机顶盒、
游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、
汽车、工业控制系统、飞机等。
[0071] 除非另外
指定，否则本文描述的各种材料、物质、组合物等可用现已知或尚待开发的任何合适的方法形成，包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、等离子体气相沉积(PVD)、基于等离子体的方法(例如，等离子体增强CVD)等。
[0072] 术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中认为所述术语是同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本发明内提供语言变化以简化所附
权利要求书内的前置
基础且不用于指示任何显著化学或电差异。
[0073] 各种实施例在图中的特定定向仅是出于说明性目的，且实施例在一些应用中可相对于所展示的定向旋转。本文提供的描述及所附权利要求书涉及在各种特征之间具有所描述的关系的任何结构，无论结构是否处于图的特定定向或相对于此定向旋转。
[0074] 附随说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料，除非另外指示，以便简化图式。
[0075] 当上文将结构称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在另一结构上或也可存在中介结构。相比之下，当结构称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。
[0076] 结构(例如，层、材料等)可称为“垂直延伸”以指示结构大体上从下伏基底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面基本上
正交地延伸或可不相对于基底的上表面基本上正交地延伸。
[0077] 一些实施例包含一种形成半导体结构的方法。用第一沉积工艺沉积第一半导体材料。间歇中断所述第一沉积工艺以蚀刻所述经沉积第一半导体材料的表面及用第二沉积工艺沉积第二半导体材料。所述第一及第二半导体材料的组合物彼此不同。所述第一沉积工艺形成所述半导体结构的第一区，且所述第二沉积工艺形成所述半导体结构的第二区，其中所述第一区包括所述第一半导体材料，且其中所述第二区包括所述第二半导体材料。所述第一及第二沉积工艺一起形成所述半导体结构以包括层压件，所述层压件具有与所述第二区交替的所述第一区。
[0078] 一些实施例包含一种形成对应于晶体管的有源区的至少一部分的半导体结构的方法。用第一沉积工艺沉积第一半导体材料。所述第一半导体材料包括硅。间歇中断所述第一沉积工艺以蚀刻所述经沉积第一半导体材料的表面及用第二沉积工艺沉积第二半导体材料。所述第二半导体材料包括锗。所述半导体结构是至少部分结晶的。
[0079] 一些实施例包含一种包含层压件的半导体结构，所述层压件具有与第二区交替的第一区。所述第一区包含基本上由硅组成的第一半导体材料，且所述第二区包含包括锗的第二半导体材料。
[0080] 按照法规，本文揭示的标的物已以或多或少特定关于结构及方法特征的语言描述。然而，应理解，权利要求书不限于所展示及所描述的特定特征，这是因为本文揭示的构件包括实例实施例。因此，权利要求书应按照字面上的措辞提供全部范围，且根据等效原则进行适当解译。
