[0002] 本申请要求2011年12月16日提交的申请号为10-2011-0136430的韩国
专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003] 本
发明的示例性
实施例涉及一种刻蚀组合物，具体而言，涉及一种能够在最小化
氧化物膜的刻蚀速率的同时选择性地去除氮化物膜的高选择性刻蚀组合物，以及一种包括利用所述刻蚀组合物的刻蚀工艺的制造半导体器件的方法。
背景技术
[0004] 在半导体制造工艺中，一般使用诸如氧化
硅膜（SiO2）的氧化物膜以及诸如氮化硅膜（SiNx）的氮化物膜作为绝缘膜。这些氧化物膜和氮化物膜可以被单独地使用，或彼此交替层叠地使用。另外，这些氧化物膜和氮化物膜可以用作导电图案（诸如金属互连）的硬掩模。
[0005] 在用于去除氮化物膜的湿法刻蚀工艺中，通常使用
磷酸与去离子
水的混合物。去离子水用于防止氮化物膜的刻蚀速率降低以及氮化物膜相对于氧化物膜的刻蚀选择性变化。然而，即使精细地改变去离子水的量，氮化物膜刻蚀工艺也仍会失败。作为强酸之一的磷酸具有
腐蚀性，因此难以进行处理。
[0006] 为了试图解决这些问题，提出了一种使用包括
氢氟酸（HF）与磷酸（H3PO4）的刻蚀组合物或
硝酸（HNO3）与磷酸（H3PO4）的刻蚀组合物来去除氮化物膜的技术，但是却造成氮化物膜相对于氧化物膜的刻蚀选择性降低。另外，还提出了一种使用包括磷酸与
硅酸盐的刻蚀组合物或磷酸与硅酸的刻蚀组合物来去除氮化物膜的技术，但是硅酸盐或硅酸并不适合用在半导体制造工艺中，因为它会造成可能影响衬底的颗粒物的产生。
[0007] 图1A和图1B是示出用于快闪
存储器件的器件隔离工艺的截面图。
[0008] 如图1A所示，在衬底10上顺序地形成隧道氧化物膜11、
多晶硅膜12、缓冲氧化物膜13以及
衬垫氮化物膜14。随后，选择性地刻蚀多晶硅膜12、缓冲氧化物膜13以及衬垫氮化物膜14以形成沟槽。然后，形成SOD氧化物膜15以间隙填充（gapfill）沟槽。接着，利用衬垫氮化物膜14作为
抛光停止膜而对SOD氧化物膜15执行CMP工艺。
[0009] 然后，如图1B所示，利用磷
酸溶液通过湿法刻蚀工艺来去除衬垫氮化物膜14，以及通过清洁工艺来去除缓冲氧化物膜13。因此，在场区域中形成器件隔离膜15A。然而，当在此工艺中利用磷酸去除衬垫氮化物膜14时，由于氮化物膜相对于氧化物膜的刻蚀选择性降低，故不仅衬垫氮化物膜14被刻蚀，SOD氧化物膜15也被刻蚀，这可能使得难以控制有效场氧化物高度（EFH）。因此，可能无法保证足以去除氮化物膜的湿法刻蚀时间，或者需要额外的工艺，这造成了不利地影响器件特性的变化。
[0010] 因而，需要一种高选择性刻蚀组合物，其可以相对于氧化物膜来选择性地刻蚀氮化物膜，同时不会造成诸如产生颗粒物的问题。
发明内容
[0011] 本发明的示例性实施例针对一种高选择性刻蚀组合物，其可以在最小化氧化物膜的刻蚀速率的同时选择性地去除氮化物膜并且不会造成诸如产生不利地影响器件特性的颗粒物的问题，以及针对一种利用所述高选择性刻蚀组合物来制造半导体器件的方法。
[0012] 根据本发明的一个示例性实施例，一种刻蚀组合物包括：由以下通式1表示的甲硅烷基磷酸酯（silyl phosphate）化合物、磷酸以及去离子水：
[0013] [通式1]
[0014]1
[0015] 其中，R选自氢、羟基、取代或未取代的(C1-C20)烷基、(C1-C20)烷氧基、(C2-C20)烯基、(C3-C20)环烷基、
氨基(C1-C20)烷基、氨基(C1-C10)烷基氨基(C1-C10)烷基、(C6-C20)芳基、(C1-C20)烷基羰基、(C1-C20)烷基羰氧基、以及氰基(C1-C10)烷基；2 3
[0016] 其中，R和R 各自独立地选自氢、羟基、取代或未取代的(C1-C20)烷基、(C1-C20)烷氧基、(C2-C20)烯基、(C3-C20)环烷基、氨基(C1-C20)烷基、氨基(C1-C10)烷基氨基(C1-C10)烷基、(C6-C20)芳基、(C1-C20)烷基羰基、(C1-C20)烷基羰氧基、氰基(C1-C10)烷基、以及由以下通式3表示的基：
[0017] [通式3]
[0018]
[0019] 其中，R4和R5各自独立地选自氢、(C1-C10)烷基、(C2-C10)烯基、(C3-C20)环烷基、氨基(C1-C10)烷基、以及被选自卤素、苯基和环氧环乙烷中的一个或更多个取代基取代的(C1-C10)烷基；以及
[0020] 其中n为1≤n≤4的整数。
[0021] 根据本发明的另一个示例性实施例，一种制造半导体器件的方法包括刻蚀工艺，所述刻蚀工艺利用包括由以上通式1表示的甲硅烷基磷酸酯化合物、磷酸以及去离子水的刻蚀组合物来执行。
附图说明
[0022] 图1A和图1B是说明根据
现有技术的用于快闪存储器件的器件隔离工艺的截面图。
[0023] 图2A至图2C是说明用于快闪存储器件的器件隔离工艺的截面图，所述工艺包括利用根据本发明一个实施例的刻蚀溶液的刻蚀工艺。
[0024] 图3A至图3F是说明用于形成快闪存储器件的管道
沟道的工艺的截面图，所述工艺包括利用根据本发明一个实施例的刻蚀溶液的刻蚀工艺。
[0025] 图4A和4B是说明用于形成
相变存储器件的
二极管的工艺的截面图，所述工艺包括利用根据本发明一个实施例的刻蚀溶液的刻蚀工艺。
[0026] 图5是示出在实例13和实例14以及比较性实例4中测量的刻蚀速率的图。
具体实施方式
[0027] 以下将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为局限为本文所列的实施例。确切地说，提供这些实施例使得本
说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
[0028] 附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可以能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
[0029] 本发明的一个方面针对一种刻蚀组合物，其包括甲硅烷基磷酸酯（silyl phosphate）化合物、磷酸以及去离子水。
[0030] 本发明的刻蚀组合物所包含的甲硅烷基磷酸酯化合物优选地具有至少一个由以下通式2表示的结构：
[0031] [通式2]
[0032] [Si-O-P]
[0033] 具体地，本发明的刻蚀组合物所包含的甲硅烷基磷酸酯化合物可以具有通式2的甲硅烷基磷酸酯、或具有通式2的甲硅烷基磷酸酯的重复。
[0034] 具体地，所述甲硅烷基磷酸酯化合物优选地是由以下通式1表示的化合物：
[0035] [通式1]
[0036]1
[0037] 其中，R选自氢、OH、取代或未取代的(C1-C20)烷基、(C1-C20)烷氧基、(C2-C20)烯基、(C3-C20)环烷基、氨基(C1-C20)烷基、氨基(C1-C10)烷基氨基(C1-C10)烷基、(C6-C20)芳基、(C1-C20)烷基羰基、(C1-C20)烷基羰氧基、以及氰基(C1-C10)烷基；2 3
[0038] 其中，R和R 各自独立地选自氢、OH、取代或未取代的(C1-C20)烷基、(C1-C20)烷氧基、(C2-C20)烯基、(C3-C20)环烷基、氨基(C1-C20)烷基、氨基(C1-C10)烷基氨基(C1-C10)烷基、(C6-C20)芳基、(C1-C20)烷基羰基、(C1-C20)烷基羰氧基、氰基(C1-C10)烷基、以及由以下通式3表示的基团：
[0039] [通式3]
[0040]4 5
[0041] 其中，R和R 各自独立地选自氢、(C1-C10)烷基、(C2-C10)烯基、(C3-C20)环烷基、氨基(C1-C10)烷基、以及被选自卤素、苯基和环氧环乙烷中的一个或更多个取代基取代的(C1-C10)烷基；以及
[0042] 其中n为1≤n≤4的整数。
[0043] 如本文所使用的，术语“(C1-C10)烷基”表示具有1个至10个
碳原子的直链或支化非环状饱和
烃。
[0044] 术语“(C1-C20)烷基”表示具有1个至20个碳原子的直链或支化非环状饱和烃。
[0045] 术语“(C2-C10)烯基”表示具有2个至10个碳原子并且包含至少一个碳-碳双键的直链或支化非环状饱和烃。
[0046] 术语“(C2-C20)烯基”表示具有2个至20个碳原子并且包含至少一个碳-碳双键的直链或支化非环状饱和烃。
[0047] 术语“(C1-C10)烷氧基”表示具有一个或更多个醚基以及1个至10个碳原子的直链或支化非环状饱和烃。
[0048] 术语“(C1-C20)烷氧基”表示具有一个或更多个醚基以及1个至20个碳原子的直链或支化非环状饱和烃。
[0049] 术语“(C3-C20)环烷基”表示具有3个至20个碳原子的环状饱和烃。
[0050] 术语“(C6-C20)芳基”表示具有6个至20个碳原子的芳烃。
[0051] 在一个示例性实施例中，R1可以选自氢、(C1-C10)烷基、(C2-C10)烯基、(C3-C20)环烷基、氨基(C1-C10)烷基、以及被选自卤素、苯基和环氧环乙烷中的一个或更多个取代基取代的(C1-C10)烷基。
[0052] 在另一个示例性实施例中，R1可以选自氢、(C1-C6)烷基、(C2-C6)烯基、(C3-C10)环烷基、氨基(C1-C6)烷基、以及被选自卤素、苯基和环氧环乙烷中的一个或更多个取代基取代的(C1-C6)烷基。
[0053] 在一个示例性实施例中，R2和R3可以各自独立地选自氢、OH、(C1-C10)烷基、(C1-C10)烷氧基、(C2-C10)烯基、(C3-C20)环烷基、氨基(C1-C10)烷基、被至少一个苯基取代的(C1-C10)烷基、以及由通式3表示的基团。
[0054] 在另一个示例性实施例中，R2和R3可以各自独立地选自氢、OH、(C1-C6)烷基、(C1-C6)烷氧基、(C2-C6)烯基、(C3-C10)环烷基、氨基(C1-C6)烷基、被至少一个苯基取代的(C1-C6)烷基、以及由通式3表示的基团。
[0055] 在一个示例性实施例中，R4和R5可以各自独立地选自氢、(C1-C6)烷基、(C2-C6)烯基、(C3-C10)环烷基、氨基(C1-C6)烷基、以及被选自卤素、苯基和环氧环乙烷中的一个或更多个取代基取代的(C1-C6)烷基。
[0056] 在另一个示例性实施例中，R4和R5可以各自独立地选自(C3-C20)环烷基、(C2-C10)烯基、氨基(C1-C10)烷基、以及被至少一个卤素取代的(C1-C10)烷基。
[0057] 在又一个示例性实施例中，R4和R5可以分别选自(C3-C10)环烷基、(C2-C6)烯基、氨基(C1-C6)烷基、以及被至少一个卤素取代的(C1-C6)烷基。
[0058] 本发明的刻蚀组合物所包含的甲硅烷基磷酸酯化合物可以通过控制氧化物膜的刻蚀速率来容易地控制有效场氧化物高度（EFH）。
[0059] 甲硅烷基磷酸酯化合物在刻蚀组合物中的含量基于刻蚀组合物的总重量优选地为0.01-15wt%，更优选地为0.5-15wt%，再更优选地为1-15wt%，最优选地为3-7wt%。
[0060] 如果甲硅烷基磷酸酯化合物的含量小于0.01wt%，则可能无法获得针对氮化物膜的高刻蚀选择性。如果甲硅烷基磷酸酯化合物的含量超过15wt%，则含量的增加不会带来刻蚀选择性的进一步提高，并且可能造成诸如产生颗粒物的问题。
[0061] 本发明的刻蚀组合物所包含的磷酸起到通过对刻蚀组合物提供氢离子来促进刻蚀的作用。
[0062] 磷酸在刻蚀组合物中的含量基于刻蚀组合物的总重量优选地为70-99wt%，更优选地为70-90wt%，再更优选地为75-85wt%。
[0063] 如果磷酸在刻蚀组合物中的含量小于70wt%，则可能不易去除氮化物膜，并且可能产生颗粒物。如果磷酸的含量超过99wt%，则可能无法获得针对氮化物膜的高刻蚀选择性。
[0064] 刻蚀组合物所包含的水没有具体的限制，优选地为去离子水。
[0065] 另外，本发明的刻蚀组合物还可以包括本领域任何常用的添加剂以改良其刻蚀性能。可以用在本发明中的添加剂的实例包括
表面活性剂、螯合剂、抗
腐蚀剂等。
[0066] 本发明的包括甲硅烷基磷酸酯化合物和磷酸的刻蚀组合物显示了氮化物膜相对于氧化物膜的极高刻蚀选择性，因此可以用在氮化物膜刻蚀工艺中。
[0067] 因此，在利用本发明的刻蚀组合物的氮化物膜刻蚀工艺中，可以通过将氧化物膜的刻蚀速率最小化来容易地控制EFH。另外，在利用所述刻蚀组合物来选择性地刻蚀和去除氮化物膜的工艺中，可以防止因氧化物膜的损坏或氧化物膜的刻蚀所造成的电气特性的恶化，并且不会产生颗粒物，这带来器件特性的改善。
[0068] 根据本发明的另一个方面，一种制造半导体器件的方法包括利用本发明的刻蚀组合物来执行的刻蚀工艺。
[0069] 在一个示例性实施例中，此刻蚀工艺可以包括刻蚀氮化物膜。具体地，此刻蚀工艺可以包括相对于氧化物膜来选择性地刻蚀氮化物膜。
[0070] 可以被本发明的刻蚀组合物刻蚀的氮化物膜的实例包括SiN膜、SiON膜等。
[0071] 另外，氧化物膜可以是选自下列中的至少一种膜：氧化硅膜（例如，SOD（
旋涂电介质）膜）、HDP（高
密度等离子体）膜、热氧化物膜、BPSG（
硼磷硅酸盐玻璃）膜、PSG（磷硅酸盐玻璃）膜、BSG（硼硅酸盐玻璃）膜、PSZ（聚硅氮烷）膜、FSG（氟化硅酸盐玻璃）膜、LPTEOS（低压正硅酸四乙酯）膜、PETEOS（等离子体增强正硅酸四乙酯）膜、HTO（高温氧化物）膜、MTO（中温氧化物）膜、USG（未掺杂硅酸盐玻璃）膜、SOG（
旋涂玻璃）膜、APL（高级平坦化层）膜、ALD（
原子层沉积）膜、等离子体增强氧化物膜、O3-TEOS（O3-正硅酸四乙酯）膜、以及它们的组合。
[0072] 利用本发明的刻蚀组合物的刻蚀工艺可以通过本领域已知的湿法刻蚀方法例如浸渍法或
喷雾法来执行。
[0073] 刻蚀工艺可以在50°C至300°C之间的
温度执行，优选地在100°C至200°C之间的温度执行。刻蚀工艺的温度可以根据其它工艺和其它因素而适当地改变。
[0074] 在包括利用本发明的刻蚀组合物来执行刻蚀工艺的制造半导体器件的方法中，可以从氮化物膜与氧化物膜交替层叠或共同存在的结构中选择性地刻蚀氮化物膜。另外，可以防止在现有刻蚀工艺中成问题的颗粒物的产生，由此确保工艺
稳定性和可靠性。
[0075] 因此，此方法可以有效地应用于需要相对于氧化物膜来选择性地去除氮化物膜的各种半导体制造工艺。
[0076] 图2A至图2C是说明用于快闪存储器件的器件隔离工艺的截面图，所述工艺包括利用根据本发明一个示例性实施例的刻蚀组合物的刻蚀工艺。
[0077] 参见图2A，在衬底20上顺序地形成隧道氧化物膜21、多晶硅膜22、缓冲氧化物膜23以及衬垫氮化物膜24。
[0078] 然后，通过
光刻和刻蚀工艺来选择性地刻蚀衬垫氮化物膜24、缓冲氧化物膜23、多晶硅膜22以及隧道氧化物膜21，以暴露出衬底20的器件隔离区域。
[0079] 接着，利用衬垫氮化物膜24作为掩模来选择性地刻蚀衬底20的暴露区域，以形成从表面具有预定深度的多个沟槽25。
[0080] 参见图2B，通过例如
化学气相沉积（CVD）而在衬底20的整个表面上形成氧化物膜26，以间隙填充多个沟槽25。
[0081] 然后，利用衬垫氮化物膜24作为抛光停止膜而对氧化物膜26执行
化学机械抛光（CMP）工艺。
[0083] 参见图2C，利用本发明的刻蚀组合物通过湿法刻蚀工艺来选择性地去除衬垫氮化物膜24，然后通过清洁工艺去除缓冲氧化物膜23，由此在场区域中形成器件隔离膜26A。
[0084] 如图2C所示，在根据本发明利用氮化物膜相对于氧化物膜具有高刻蚀选择性的高选择性刻蚀组合物时，可以在将间隙填充在STI图案中的氧化物膜的刻蚀最小化的同时以充分的时间完全地、选择性地去除氮化物膜。因而，可以容易地控制有效场氧化物高度（EFH），这就可以防止因氧化物膜的损坏或氧化物膜的刻蚀所造成的电气特性的恶化，并且防止产生颗粒物，由此带来器件特性的改善。
[0085] 虽然以上的实施例是相对于快闪存储器件来描述的，但是本发明的高选择性刻蚀组合物也可以应用于DRAM器件的器件隔离工艺。
[0086] 图3A至图3F是说明用于形成快闪存储器件的沟道的工艺的截面图，所述工艺包括利用根据本发明一个示例性实施例的刻蚀组合物的刻蚀工艺。
[0087] 参见图3A，在衬底30上形成管道栅
电极膜31，其中掩埋有用于形成管道沟道的氮化物膜32。构成管道栅电极膜31的第一导电膜31A和第二导电膜31B可以包括例如掺入杂质的多晶硅。
[0088] 更具体而言，在衬底30上形成第一导电膜31A，并且将氮化物膜沉积在第一导电膜31A上并
图案化，以形成用于形成管道沟道的氮化物膜32。随后，在经由氮化物膜32而暴露出的第一导电膜31A上形成第二导电膜31B。第一导电膜31A和第二导电膜31B形成管道栅电极膜31。
[0089] 然后，为了形成垂直层叠的多个存储器单元，在由以上工艺所得的结构上交替
地层叠第一层间绝缘膜33和第一栅电极膜34。在下文中，为了便于说明，将第一层间绝缘膜33和第一栅电极膜34的交替层叠称为单元栅结构（CGS）。
[0090] 第一层间绝缘膜33起到将存储器单元分隔成多个层的作用，并且可以包括例如氧化物膜，第一栅电极膜34可以包括例如掺入杂质的多晶硅。在本实施例中，多个第一栅电极膜34被示出为包括六层，但是其不局限于此。
[0091] 然后，选择性地刻蚀单元栅结构（CGS）以形成暴露出氮化物膜32的一对第一孔H1和第二孔H2。第一孔H1和第二孔H2是用于形成存储器单元的沟道的区域。
[0092] 参见图3B，形成掩埋在第一孔H1和第二孔H2中的氮化物膜35。氮化物膜35起到防止在经由第一孔H1和第二孔H2暴露出第一栅电极膜34时在后续沟槽形成工艺中（参见图3C）中发生损坏的作用。
[0093] 参见图3C，选择性地刻蚀一对第一孔H1和第二孔H2之间的单元栅结构（CGS），使得多个第一栅电极膜34被分隔成分别与第一孔H1和第二孔H2相对应的部分，由此形成沟槽S。
[0094] 参见图3D，形成掩埋在沟槽S中的牺牲膜36。
[0095] 参见图3E，为了形成选择晶体管，在由以上工艺所得的结构上顺序地形成第二层间绝缘膜37、第二栅电极膜38以及第二层间绝缘膜37。在下文中，为了便于说明，将第二层间绝缘膜37、第二栅电极膜38和第二层间绝缘膜37的层叠称为选择栅结构（SGS）。
[0096] 第二层间绝缘膜37可以包括例如氧化物膜，第二栅电极膜38可以包括例如掺入杂质的多晶硅。
[0097] 然后，选择性地刻蚀选择栅结构（SGS）以形成第三孔H3和第四孔H4，第三孔H3和第四孔H4暴露出掩埋在一对第一孔H1和第二孔H2中的氮化物膜35。第三孔H3和第四孔H4是要形成用于选择晶体管的沟道的区域。
[0098] 参见图3F，利用本发明的刻蚀组合物通过湿法刻蚀工艺来选择性地去除经由第三孔H3和第四孔H4暴露出的氮化物膜35、以及设置在氮化物膜35之下的氮化物膜32。
[0099] 此刻蚀工艺不仅形成了其中要形成用于存储器单元的沟道膜的一对沟道孔H5和H6，而且还形成了设置在沟道孔H5和H6之下以将沟道孔H5和H6彼此连接的管道沟道孔H7。在此刻蚀工艺中，通过利用本发明的高选择性刻蚀组合物，可以在没有氧化物膜损失的情况下以充分的时间完全地、选择性地去除氮化物膜，因此可以在没有轮廓损失的情况下精确地形成管道沟道。另外，可以防止在现有技术中成问题的颗粒物的产生，由此确保工艺的稳定性和可靠性。
[0100] 然后，执行后续工艺，例如用于形成
浮栅的工艺以及用于形成控制栅的工艺，由此形成快闪存储器件。
[0101] 图4A和4B是说明用于形成相变存储器件的二极管的工艺的截面图，所述工艺包括利用根据本发明另一个实施例的刻蚀组合物的刻蚀工艺。
[0102] 参见图4A，在衬底40上提供绝缘结构，所述绝缘结构具有暴露出导电区域41的孔。导电区域41可以是例如n+杂质区域。
[0103] 然后，形成多晶硅膜42以填充孔的一部分，接着进行杂质的
离子注入，由此形成二极管。
[0104] 然后，在多晶硅膜42上形成硅化
钛膜43。可以通过形成钛膜并且将形成的钛膜
热处理以与多晶硅膜42反应来形成硅化钛膜43。
[0105] 接着，在硅化钛膜43上顺序地形成氮化钛膜44和氮化物膜45。
[0106] 然后，利用硬掩模来执行干法刻蚀工艺，以在形成的二极管之间的隔离空间中形成氧化物膜46，并且执行CMP工艺以形成彼此隔离开的下电极的初级结构。
[0107] 参见图4B，利用本发明的刻蚀组合物对由以上工艺所得的结构执行湿法刻蚀工艺，以选择性地去除氮化物膜45。在利用本发明的高选择性刻蚀组合物来去除氮化物膜时，可以在没有氧化物膜损失的情况下以充分的时间来完全地、选择性地去除氮化物膜。另外，可以防止因氧化物膜的损坏或氧化物膜的刻蚀所造成的电气特性的恶化，并且可以防止产生颗粒物，由此改善器件特性。
[0108] 然后，将钛沉积在去除了氮化物膜45之后留下的空间中，由此形成下电极。
[0109] 除了上述工艺，包括利用本发明的刻蚀组合物来执行的刻蚀工艺的半导体器件制造方法特别地适用于需要选择性地去除氮化物膜的工艺。这类工艺优选地包括需要从氮化物膜与氧化物膜交替层叠或共同存在的结构中选择性地刻蚀氮化物膜的工艺。
[0110] 在下文中，将参照实例和比较性实例来进一步详细描述本发明。然而，应当理解的是，这些实例是出于说明性目的，并不意在限制本发明的范围。
[0111] 实例1至实例12
[0112] 将由以上通式1表示的甲硅烷基磷酸酯化合物与磷酸以如下表1所示的重量比彼此混合，其余为去离子水，以制备本发明的刻蚀组合物。这些实例使用85%的磷酸水溶液。利用这些刻蚀组合物，在157°C的工艺温度执行氮化物膜和氧化物膜的刻蚀。利用作为一种
薄膜厚度测量系统的偏振光椭圆率测量仪（NANO VIEW,SEMG-1000）来测量氮化物膜和氧化物膜的刻蚀速率和选择性。以下表2示出测量的结果。刻蚀速率是由将各个膜刻蚀300秒并测量各个膜在刻蚀前的厚度与各个膜在刻蚀后的厚度之差来决定的。因此，通过用厚度差除以刻蚀时间（分钟）来得到刻蚀速率。刻蚀选择性以氮化物膜的刻蚀速率与氧化物膜的刻蚀速率之比来表示。
[0113] [表1]
[0114]
[0115] [表2]
[0116]
[0117] 比较性实例1至比较性实例3
[0118] 在比较性实例（即比较例）1中，在157°C的工艺温度利用磷酸来执行刻蚀。以与以上实例相同的方式来测量刻蚀速率和刻蚀选择性。在比较性实例2中，在130°C的低温利用包括0.05%的氢氟酸与磷酸的混合物来执行刻蚀。在比较性实例3中，在157°C的工艺温度利用与比较性实例2相同的混合物来执行刻蚀。在比较性实例2和3中，以与以上实例相同的方式来测量刻蚀速率和选择性。在比较性实例1至3中使用的磷酸为85%的磷酸水溶液。以下表3示出比较性实例1至比较性实例3的测量结果。
[0119] [表3]
[0120]
[0121] 如从表2和表3可知，与比较性实例1至比较性实例3相比，实例1至实例12的刻蚀组合物显示了氮化物膜相对于氧化物膜的极高刻蚀选择性。因此，在利用本发明的高选择性刻蚀组合物时，可以通过控制氧化物膜的刻蚀速率来容易地控制EFH，并且可以防止氧化物膜的损坏。另外，可以防止在现有技术中成问题的颗粒物的产生，由此确保刻蚀工艺的稳定性和可靠性。
[0122] 实例13和实例14以及比较性实例4
[0123] 在实例13和实例14（分别称为4%SiOP HSP和5%SiOP HSP）中，将4wt%的甲硅烷基磷酸酯化合物(CH3-Si[O-P(=O)(OH)2]3)和5wt%的甲硅烷基磷酸酯化合物(CH3-Si[O-P(=O)(OH)2]3)与相应的磷酸混合。在混合后即刻（0小时）以及混合后8小时利用各混合物来执行氮化物膜和氧化物膜的刻蚀。测量氮化物膜和氧化物膜的刻蚀速率和选择性。在比较性实例4（基本PA）中，利用磷酸而以与实例13和14相同的方式来评估氮化物膜和氧化物膜的刻蚀速率和选择性。在160°C的工艺温度执行评估。实例13和14的磷酸为85%的磷酸水溶液。刻蚀速率是由将各个膜刻蚀300秒并测量各个膜在刻蚀前的厚度与各个膜在刻蚀后的膜厚度之差来决定的。因此，通过将厚度差除以刻蚀时间（分钟）来得到刻蚀速率。刻蚀选择性以氮化物膜的刻蚀速率与氧化物膜的刻蚀速率之比来表示。
[0124] [表4]
[0125]
[0126] 如从以上表4和图5可知，与包括磷酸的现有刻蚀组合物相比，本发明的刻蚀组合物显示了非常高的氮化物膜刻蚀选择性。因此，在利用本发明的高选择性刻蚀组合物来去除氮化物膜时，可以选择性地刻蚀氮化物膜，同时可以防止因氧化物膜的损坏或氧化物膜的刻蚀所造成的电气特性的恶化，并且可以防止产生颗粒物，改善了器件特性。
[0127] 如上所述，本发明的刻蚀组合物显示了氮化物膜相对于氧化物膜的高刻蚀选择性，因此使得能够通过控制氧化物膜的刻蚀速率来容易地控制EFH。
[0128] 因此，本发明可以应用的工艺范围广，包括执行相对于氧化物膜来选择性地去除氮化物膜的半导体制造工艺，例如，用于快闪存储器件的器件隔离工艺、用于形成3D快闪存储器件的管道沟道的工艺、用于形成相变存储器件的二极管的工艺等。因此，本发明可以改善此类工艺的效率。
[0129] 尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附
权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和
修改。
