技术领域
[0001] 本
发明涉及
半导体技术领域，尤其涉及一种后栅工艺假栅的制造方法和后栅工艺假栅。
背景技术
[0002] 随着集成
电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用“后栅（gate last）”工艺制作。
[0003] 所谓后栅工艺是指：提供半导体衬底，所述半导体衬底上形成有假栅结构和位于所述半导体衬底上
覆盖所述假栅结构的
刻蚀阻挡层，在所述刻蚀阻挡层表面形成层间介质层；以所述假栅结构表面作为停止层，对所述层间介质层和刻蚀阻挡层进行化学机械
研磨；除去所述假栅结构后形成沟槽；通过
物理气相沉积或金属靶溅射的方法向所述沟槽内填充金属，以形成金属栅
电极层；用化学机械研磨法研磨金属栅电极层直至露出层间介质层，形成金属栅。
[0004] 因此，在后栅工艺中，假栅的制造至关重要。但目前，由于受到物理机制、工艺技术以及加工手段等方面的限制，45nm~32nm技术带中，假栅的关键尺寸、以及假栅的剖面形貌还无法精准控制，从而影响了栅极线条的粗糙度，无法保证器件的性能及其
稳定性。
发明内容
[0005] 有鉴于此，本公开
实施例提供一种后栅工艺假栅的制作方法，该方法包括：
[0006] 提供半导体衬底；
[0009] 在所述底层非晶硅上淀积氧化膜-氮化膜-氧化膜（ONO）结构硬掩膜；
[0010] 在所述ONO结构硬掩膜上淀积顶层非晶硅；
[0011] 在所述顶层非晶硅上淀积硬掩膜层；
[0012] 在所述硬掩膜层上形成宽度为32nm~45nm的
光刻胶线条；
[0013] 以所述光刻胶线条为标准，对所述硬掩膜层、顶层非晶硅、ONO结构硬掩膜和底层非晶硅进行刻蚀，并去除所述硬掩膜层和顶层非晶硅。
[0014] 优选的，所述以光刻胶线条为标准，对所述硬掩膜层、顶层非晶硅、ONO结构硬掩膜和底层非晶硅进行刻蚀，并去除所述光刻胶线条、硬掩膜层和顶层非晶硅，包括：
[0015] 将所述光刻胶线条作为所述硬掩膜层的掩膜，对所述硬掩膜层进行刻蚀，去除所述光刻胶线条；
[0016] 将所述硬掩膜层作为所述顶层非晶硅的掩膜，对所述顶层非晶硅进行刻蚀；
[0017] 将所述硬掩膜层和所述顶层非晶硅作为ONO结构硬掩膜的掩膜，对所述ONO结构硬掩膜进行刻蚀，去除所述硬掩膜层；
[0018] 将所述顶层非晶硅和所述ONO结构硬掩膜作为所述底层非晶硅的掩膜，对所述底层非晶硅进行刻蚀，去除所述顶层非晶硅。
[0019] 优选的，所述在所述栅极氧化层上淀积底层非晶硅，包括：
[0020] 采用低压化学气相淀积工艺在所述栅极氧化层上淀积底层非晶硅。
[0021] 优选的，所述底层非晶硅厚度为600A~1200A。
[0022] 优选的，所述在所述底层非晶硅上淀积ONO结构硬掩膜，包括：
[0023] 通过
等离子体增强化学气相淀积工艺在底层非晶硅上淀积底部氧化膜；
[0024] 通过低压化学气相淀积工艺在所述底部氧化膜上淀积氮化膜；
[0025] 通过
常压化学气相淀积工艺在所述氮化膜上淀积顶部氧化膜。
[0026] 优选的，所述底部氧化膜的厚度为80A~120A，所述氮化膜的厚度为160A~240A，所述顶部氧化膜的厚度为500A~800A。
[0027] 优选的，所述在所述ONO结构硬掩膜上淀积顶层非晶硅和硬掩膜层，包括：
[0028] 通过低压化学气相淀积工艺在所述ONO结构硬掩膜上淀积顶层非晶硅；
[0029] 通
过热氧化工艺在所述顶层非晶硅上淀积硬掩膜层。
[0030] 优选的，所述顶层非晶硅厚度为300A~400A，所述硬掩膜层厚度为300A~400A。
[0031] 本公开实施例还提供了一种后栅工艺假栅，包括：半导体衬底，位于所述半导体衬底表面的栅极氧化层，位于所述栅极氧化层表面的非晶硅层，和位于所述非晶硅层上的ONO结构硬掩膜，所述非晶硅层和所述ONO结构硬掩膜的宽度为32nm~45nm。
[0032] 优选的，所述ONO结构硬掩膜包括：底部氧化膜、氮化膜和顶部氧化膜。
[0033] 本公开实施例所提供的后栅工艺假栅制造方法，通过采用在非晶硅上淀积ONO结构硬掩膜，并对ONO结构硬掩膜进行刻蚀，能精确控制栅极的关键尺寸，栅极的剖面形貌，并能有效改善栅极线条的粗糙度，保证了器件的性能及稳定性。
附图说明
[0034] 为了更清楚地说明本公开实施例或
现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0035] 图1为本公开实施例所提供的一种后栅工艺假栅的制造方法的流程示意图；
[0036] 图2-1至图2-9为本公开实施例采用图1所示的方法制造后栅工艺假栅的各个阶段的结构示意图。
[0037] 附图标记：
[0038] 20-半导体衬底，22-栅极氧化物，24-底层非晶硅，26-ONO结构硬掩膜，28-顶层非晶硅，30-硬掩膜层，32-光刻胶线条；261-底部氧化膜，262-氮化膜，263-顶部氧化膜。
具体实施方式
[0039] 为了使本技术领域的人员更好地理解本
申请中的技术方案，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本公开保护的范围。
[0040] 本公开实施例提供一种后栅工艺假栅的制作方法，包括：提供半导体衬底；在所述半导体衬底上生长栅极氧化层；在所述栅极氧化层上淀积底层非晶硅；在所述底层非晶硅上淀积ONO结构硬掩膜；在所述ONO结构硬掩膜上淀积顶层非晶硅；在所述顶层非晶硅上淀积硬掩膜层；在所述硬掩膜层上形成宽度为32nm~45nm的光刻胶线条；以所述光刻胶线条为标准，对所述硬掩膜层、顶层非晶硅、ONO结构硬掩膜和底层非晶硅进行刻蚀，并去除所述光刻胶线条、硬掩膜层和顶层非晶硅。
[0041] 上述的后栅工艺假栅的制造方法中，通过采用在非晶硅上淀积ONO结构硬掩膜，并对ONO结构硬掩膜进行刻蚀，能精确控制栅极的关键尺寸，栅极的剖面形貌，并能有效改善栅极线条的粗糙度，保证了器件的性能及稳定性。
[0042] 为使本公开的上述目的、特征和有点能够更加明显易懂，下面结合附图对本公开的具体实时方式做详细的说明。在详述本公开实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。此外，在实际制作中应包含长度、宽度以及深度的三维空间尺寸。
[0043] 图1为本实施例后栅工艺假栅的制造方法
流程图，图2-1至图2-9为本公开实施例采用图1所示的方法制造后栅工艺假栅的各个阶段的结构示意图。
[0044] 如图1所示，所述后栅工艺中假栅的制作方法包括：
[0045] 步骤S1：提供半导体衬底20；
[0046] 在本步骤中，该衬底20可以采用任何的半导体材料，例如
单晶硅、
多晶硅、非晶硅、锗、硅锗、
碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、
合金半导体或其他化合物半导体材料，衬底的材质还可以为叠层半导体结构，例如Si/SiGe、绝缘体上硅（SOI）或绝缘体上硅锗（SGOI）。另外，衬底还可以为鳍型器件、正常平面型CMOS器件或者
纳米线沟道器件等。本公开实施例中衬底20仅以采用Si为例，此处仅为示例，本公开并不限于此。
[0047] 步骤S2：在半导体衬底上生长栅极氧化层22，并在所生长的栅极氧化层上淀积底层非晶硅24；
[0048] 在本步骤中，可以采用热氧化工艺在半导体衬底20上生长栅极氧化层22，其中，所述热氧化工艺可以为传统的热氧化工艺炉管（Furnace）、
蒸汽原位生成（situstream-generated,ISSG）或者是快速热氧化（Rapid thermal oxidation，RTO）工艺。栅极氧化层22的材料可以为氧化硅或氮氧化硅等，除此之外，栅极氧化层22的材料也可以为本领域技术人员公知的其他材料，其厚度可以为8A~40A。
[0049] 之后，在所生成的栅极氧化层22上淀积底层非晶硅24。其中，此处可采用化学气相淀积（Chemical Vapor Deposition，CVD）工艺来完成该步骤，例如可采用低压化学气相淀积（LP CVD）、常压化学气相淀积（AP CVD）、等离子体增强化学气相淀积（PE CVD）、以及高
密度等离子体化学气相淀积（HDPCVD）等工艺。所淀积的底层非晶硅24厚度可以为600A~1200A。
[0050] 步骤S3：在所淀积的底层非晶硅24上淀积氧化膜-氮化膜-氧化膜（ONO）结构硬掩膜26；
[0051] 在本步骤中，ONO结构硬掩膜26的淀积过程可具体为：在底层非晶硅24上依次淀积底部氧化膜261、氮化膜262和顶部氧化膜263。其中，在本实施例中，底部氧化膜261可以采用等离子体增强化学气相淀积工艺进行淀积，氮化膜262可以采用低压化学气相淀积工艺或等离子体增强化学气相淀积工艺等进行淀积；顶部氧化膜263可以采用常压化学气相淀积工艺、低压化学气相淀积工艺或等离子体增强化学气相淀积工艺等进行淀积。并且，底部氧化膜261和顶部氧化膜263的材料可以为氧化硅，厚度分别为80A~120A，和500A~800A，氮化膜262的材料可以为氮化硅，厚度可以为160A~240A。
[0052] 步骤S4：在ONO结构硬掩膜26上进行顶层非晶硅28和硬掩膜层30的淀积；
[0053] 在本步骤中，顶层非晶硅28可以采用化学气相淀积、常压化学气相淀积、等离子体增强化学气相淀积、以及高密度等离子体化学气相淀积等工艺进行淀积。其中，该步骤中所淀积的顶层非晶硅28厚度可以为300A~400A。
[0054] 之后，在顶层非晶硅28上淀积硬掩膜层30，在本实施例中，硬掩膜层30材料可以为氧化膜，并可以通过热氧化工艺或等离子体增强化学气相淀积工艺进行淀积，其厚度可以为300A~400A。
[0055] 步骤S5：在硬掩膜层30上形成光刻胶线条32；
[0056] 在本步骤中，光刻胶线条32可以采用
浸润式光刻或者
电子束直写的方式形成，本实施例不做限制；另外，为实现32nm~45nm假栅的形成，所形成的光刻胶线条32的宽度为32nm~45nm。
[0057] 步骤S6：对硬掩膜层30进行刻蚀；
[0058] 在本步骤中，以所形成的光刻胶线条32为掩膜，可以采用
干法刻蚀工艺对硬掩膜层30进行刻蚀，例如反应离子刻蚀（Reactive Ion Etching，RIE）方式对硬掩膜层30进行刻蚀。
[0059] 步骤S7：去除光刻胶线条32；
[0060] 在本步骤中，可以采用干法去胶工艺，例如，使用氧气等离子体去除光刻胶线条32，具体为：通过填充在等离子刻蚀腔体内的氧气等离子体去刻蚀光刻胶线条32。
[0061] 步骤S8：对顶层非晶硅28进行刻蚀；
[0062] 在本步骤中，以硬掩膜层30作为顶层非晶硅28的掩膜，对顶层非晶硅28进行刻蚀，其中，本实施例中可采用反应离子刻蚀等方法对顶层非晶硅28进行刻蚀，具体方法在此不做赘述。
[0063] 步骤S9：对ONO结构硬掩膜26进行刻蚀；
[0064] 在本步骤中，以硬掩膜层30和顶层非晶硅28为掩膜，对ONO结构硬掩膜26进行刻蚀,在本实施例中，可以采用反应离子刻蚀方法对ONO结构硬掩膜26进行刻蚀；同时，可以在对ONO结构硬掩膜26进行刻蚀之后，去除硬掩膜层30，以简化后续流程。
[0065] 步骤S10：对底层非晶硅24进行刻蚀；
[0066] 在本步骤中，以顶层非晶硅28和ONO结构硬掩膜26为掩膜，对底层非晶硅24进行刻蚀，在本实施例中，可以采用反应离子刻蚀方法对底层非晶硅24进行刻蚀；同时，可以在对底层非晶硅24进行刻蚀之后，直接去除顶层非晶硅28。
[0067] 至此，线宽为32nm~45nm的后栅工艺假栅制造完成。
[0068] 本公开实施例所提供的后栅工艺假栅制造方法，通过采用在非晶硅上淀积ONO结构硬掩膜，并对ONO结构硬掩膜进行刻蚀，能精确控制栅极的关键尺寸，栅极的剖面形貌，并能有效改善栅极线条的粗糙度，保证了器件的性能及稳定性。
[0069] 本公开实施例还提供了一种利用上述方法形成的假栅结构，请参考图2-9，为本公开实施例所提供的假栅的剖面结构示意图，具体包括：半导体衬底20，位于所述半导体衬底表面的栅极氧化层22，位于所述栅极氧化层22表面的非晶硅层24，和位于所述非晶硅层24上的ONO结构硬掩膜26。所述非晶硅层24和所述ONO结构硬掩膜26的宽度为32nm~45nm。
[0070] 其中，所述ONO结构硬掩膜26包括：底部氧化膜261，氮化膜262和顶部氧化膜263；所述底部氧化膜261和顶部氧化膜263的材料可以为氧化硅，厚度可以为80A~120A，和500A~
800A，氮化膜262的材料可以为氮化硅，厚度可以为160A~240A。
[0071] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种
修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
