一种SOI SiGe BiCMOS集成器件及制备方法
技术领域
[0001] 本
发明属于
半导体集成
电路技术领域，尤其涉及一种制备SOI SiGe BiCMOS集成器件及制备方法。
背景技术
[0002] 半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量一个国家科学技术
水平、综合国
力和国防力量的重要标志，而以集成电路为代表的微
电子技术则是半导体技术的关键。半导体产业是国家的
基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。
[0003] 英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）于1965年提出了“摩尔定律”，该定理指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍；多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。2004年2月23日英特尔首席执行官克莱格·贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是：不断缩小芯片的特征尺寸。目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个
节点是22nm。 [0004] 不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化
进程中面临着材料物理属性，制造工艺技术，器件结构等 方面极限的挑战。比如当特征尺寸小于100nm以下时由于隧穿漏
电流和可靠性等问题，传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短
沟道效应和窄沟道效应越发明显，严重影响了器件性能；传统的
光刻技术无法满足日益缩小的光刻
精度；因此传统Si基工艺器件越来越难以满足设计的需要。
[0005] 为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。
[0006] SOI（Silicon-On-Insulator，绝缘衬底上的
硅）技术是在顶层硅和背衬底之间引入了一层埋
氧化层。通过在绝缘体上形成半导体
薄膜，SOI材料具有了体硅所无法比拟的优点；实现了集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩
锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成
密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外，SOI材料还被用来制造MEMS光
开关，如利用体微
机械加工技术。
[0007] 因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用Si BiCMOS或者SiGe BiCMOS技术（Si BiCMOS为Si双极晶体管BJT+Si CMOS，SiGe BiCMOS为SiGe
异质结双极晶体管HBT+Si CMOS）。
发明内容
[0008] 本发明的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和双极晶体管，构成平面BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。
[0009] 本发明的目的在于提供一种SOI SiGe BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SiGe HBT器件。
[0010] 进一步、PMOS器件采用
量子阱结构。
[0011] 进一步、器件衬底为SOI材料。
[0012] 进一步、SiGe HBT器件的发射极、基极和集
电极都采用
多晶硅材料。 [0013] 进一步、该SiGe HBT器件基区为SiGe材料。
[0014] 进一步、SiGe HBT器件制备过程采用自对准工艺，并为全平面结构。 [0015] 本发明的另一目的在于提供一种SOI SiGe BiCMOS集成器件的制备方法，包括如下步骤：
[0016] 第一步、选取氧化层厚度为150~400nm，上层Si厚度为100～150nm，N型掺杂浓16 17 -3
度为1×10 ～1×10 cm 的SOI衬底片；
[0017] 第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度16 17 -3
为50～100nm的N型Si
外延层，作为集电区，该层掺杂浓度为1×10 ～1×10 cm ； [0018] 第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面生长一层厚度为300~500nm的SiO2层，光刻浅槽隔离，在浅槽隔离区域干法
刻蚀出深度为
270~400nm的浅槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
最后，用化学机械
抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离； [0019] 第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500~700nm的SiO2层，光刻集电极
接触区窗口，对衬底进行磷注入，使集电极接
19 20 -3
触区掺杂浓度为1×10 ～1×10 cm ，形成集电极 接触区域，再将衬底在950～1100℃
温度下，
退火15～120s，进行杂质激活；
[0020] 第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20~40nm；第二层为P型
20 21 -3
Poly-Si层，厚度为200~400nm，掺杂浓度为1×10 ～1×10 cm ；
[0021] 第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200~400nm，利用
化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
[0022] 第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN层，厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiN层，厚度为10~20nm，
干法刻蚀掉发射窗SiN，形成侧墙；
[0023] 第八步、利用湿法刻蚀，对窗口内SiO2层进行过
腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15~25％，18 19 -3
掺杂浓度为5×10 ~5×10 cm ，厚度为20~60nm；
[0024] 第九步、光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200~400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极； [0025] 第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使19 20 -3
其达到1×10 ~1×10 cm ，最后去除表面的SiO2层；
[0026] 第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
[0027] 第十二步、光刻MOS有源区，利用化学汽相淀积（CVD）方法，在600～750℃，在该有源区连续生长二层材料：第一层是厚度为10～15nm的N型SiGe外延层，该层Ge组分为16 -3
15～30%，掺杂浓度为1～5×10 cm ；第二层是厚度为3~5nm的本征弛豫型Si帽层； [0028] 第十三步、利用化学汽相淀积（CVD）方法，在600～800℃，在外延材料表面淀积一层厚度为300～500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子
17 -3
注入，使其掺杂浓度达到1～5×10 cm ；光刻NMOS器件有源区，利用
离子注入工艺对NMOS
17 -3
器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为1～5×10 cm ； [0029] 第十四步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiN层作为栅介质和一层厚度为
300～500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22～350nm长的伪栅； [0030] 第十五步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构N型轻掺杂源漏结构（N-LDD）和P型轻掺杂源漏结
18 -3
构P型轻掺杂源漏结构（P-LDD），掺杂浓度均为1～5×10 cm ；
[0031] 第十六步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为5～15nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙；
[0032] 第十七步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；光刻出NMOS器件有源区，利用离子注入技术自对准形成 NMOS器件的源漏区；将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
[0033] 第十八步、用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，厚度为300~500nm，利用化学机械抛光（CMP）技术，将SiO2平坦化到栅极表面； [0034] 第十九步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2~5nm的氧化镧（La2O3）；在衬底表面溅射一层金属钨（W），最后利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去； [0035] 第二十步、利用化学汽相淀积（CVD）方法，在600～800℃，表面生长一层SiO2层，并光刻引线孔；
[0036] 第二十一步、
金属化、光刻NMOS器件和PMOS器件引线，形成漏极、源极和栅极以及SiGe HBT发射极、基极、集电极金属引线，构成导电沟道为22～350nm的SOI SiGe BiCMOS集成器件。
[0037] 进一步、该制备方法中SOI SiGe BiCMOS集成器件
制造过程中所涉及的最高温度根据第八步到第十四步、以及第十六步、第十八步和第二十步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
[0038] 进一步、基区厚度根据第八步SiGe的外延层厚度来决定，取20～60nm。 [0039] 本发明的另一目的在于提供一种SOI SiGe BiCMOS集成电路的制备方法，该制备方法包括如下步骤：
[0041] （1a）选取SOI衬底片，该衬底下层
支撑材料为Si，
中间层为SiO2，厚度 为150nm，16 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；
[0042] （1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度16 -3
为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×10 cm ；
[0043] 步骤2，浅槽隔离制备的实现方法为：
[0044] （2a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面生长一层厚度为300nm的SiO2层；
[0045] （2b）光刻浅槽隔离区域；
[0046] （2c）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
[0047] （2d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2，并将浅槽内填满；
[0048] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离； [0049] 步骤3，集电极接触区制备的实现方法为：
[0050] （3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
[0051] （3b）光刻集电极接触区窗口；
[0052] （3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
[0053] （3d）将衬底在950℃温度下，退火120s，进行杂质激活；
[0054] 步骤4，基区接触制备的实现方法为：
[0055] （4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的SiO2层；
[0056] （4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si20 -3
层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×10 cm ；
[0057] （4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
[0058] （4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
[0059] （4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层； [0060] （4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm；
[0061] 步骤5，基区材料制备的实现方法为：
[0062] （5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
[0063] （5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； [0064] （5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，18 -3
Ge组分为15％，掺杂浓度为5×10 cm ，厚度为20nm；
[0065] 步骤6，发射区制备的实现方法为：
[0066] （6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
[0067] （6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
[0068] （6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层； [0069] （6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的19 -3
Poly-Si的掺杂浓度，使其达到1×10 cm ，最后去除表面的SiO2层；
[0070] 步骤7，SiGe HBT形成的实现方法为：
[0071] （7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，在950℃温度下退火120s，激活杂质，形成SiGe HBT器件；
[0072] （7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层； [0073] 步骤8，应变SiGe材料制备的实现方法为：
[0074] （8a）光刻MOS有源区；
[0075] （8b）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为80nm的N型15 -3
Si
缓冲层，该层掺杂浓度为1×10 cm ；
[0076] （8c）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为10nm的N型16 -3
SiGe外延层，该层Ge组分为15％，掺杂浓度为1×10 cm ；
[0077] （8d）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为3nm的本征弛豫型Si帽层；
[0078] 步骤9，NMOS器件和PMOS器件形成的实现方法为：
[0079] （9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底上生长一层300nm 的SiO2； [0080] （9b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度17 -3
达到1×10 cm ；
[0081] （9c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注17 -3
入，形成NMOS器件有源区P阱，P阱掺杂浓度为1×10 cm ；
[0082] （9d）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层厚度为3nm的SiN层；
[0083] （9e）利用化学汽相淀积（CVD）方法，在600℃，在SiN层上生长一层300nm的多晶硅；
[0084] （9f）光刻Poly-Si栅和栅介质，形成22nm长的伪栅；
[0085] （9g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺18 -3
杂源漏结构N型轻掺杂源漏结构（N-LDD），掺杂浓度为1×10 cm ；
[0086] （9h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺18 -3
杂源漏结构P型轻掺杂源漏结构（P-LDD），掺杂浓度为1×10 cm ；
[0087] （9i）在衬底表面，利用化学汽相淀积（CVD）方法，在600℃，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极
侧壁SiO2，形成侧墙； [0088] （9j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
[0089] （9k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS 器件的源漏区；
[0090] （9l）将衬底在950℃温度下，退火120s，进行杂质激活；
[0091] 步骤10，栅制备的实现方法为：
[0092] （10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；
[0093] （10b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平； [0094] （10c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印； [0095] （10d）在衬底表面生长一层厚度为2nm的氧化镧（La2O3）；
[0096] （10e）在衬底表面溅射一层金属钨（W）；
[0097] （10f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去；
[0098] 步骤11，构成CMOS集成电路的实现方法为：
[0099] （11a）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层SiO2层； [0100] （11b）光刻引线孔，金属化；
[0101] （11c）光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极，SiGeHBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的SOISiGe BiCMOS集成器件及电路。
[0102] 本发明具有如下优点：
[0103] 1．本发明制备的SOI SiGe BiCMOS集成器件结构中采用了轻掺杂源漏 （LDD）结构，有效地抑制了热载流子对器件性能的影响；
[0104] 2．本发明制备的SOI SiGe BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的
频率、电流驱
动能力等电学性能；
[0105] 3．本发明制备的SOI SiGe BiCMOS集成器件采用了高K栅介质，提高了MOS器件的栅控能力，增强了器件的电学性能；
[0106] 4．本发明制备SOI SiGe BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe沟道
应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
[0107] 5．本发明制备的SOI SiGe BiCMOS集成器件中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺（damascene process），该工艺中使用了金属钨（W）作为金属电极，降低了栅电极的
电阻，提高了器件设计的灵活性和可靠性；
[0108] 6.本发明制备的SOI SiGe BiCMOS集成器件，在制备过程中，SiGe HBT采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性； [0109] 7.本发明制备的SOI SiGe BiCMOS集成器件，SiGe HBT器件的发射极、基极和集电极全部采用多晶，多晶可以部分制备在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提高电路的集成度；
[0110] 8．本发明制备的SOI SiGe BiCMOS集成器件中，双极器件采用SOI衬底，集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维
电场，从而提高了该器件的反向击穿
电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。
附图说明
[0111] 图1是本发明提供的SOI SiGe BiCMOS集成器件及电路制备方法的实现
流程图。 具体实施方式
[0112] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及
实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0113] 本发明实施例提供了一种SOI SiGe BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SiGe HBT器件。
[0114] 作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。
[0115] 作为本发明实施例的一优化方案，器件衬底为SOI材料。
[0116] 作为本发明实施例的一优化方案，SiGe HBT器件的发射极、基极和集电极都采用多晶硅材料。
[0117] 作为本发明实施例的一优化方案，该SiGe HBT器件的基区为SiGe材料。 [0118] 作为本发明实施例的一优化方案，SiGe HBT器件制备过程采用自对准工艺，并为全平面结构。
[0119] 以下参照附图1，对本发明制备22～350nm沟道长度的SOI SiGe BiCMOS集成器件及电路的工艺流程作进一步详细描述。
[0120] 实施例1：制备沟道长度为22nm的SOI SiGe BiCMOS集成器件及电路，具体步骤如下：
[0121] 步骤1，外延生长。
[0122] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，16 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；
[0123] （1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度16 -3
为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×10 cm 。
[0124] 步骤2，浅槽隔离制备。
[0125] （2a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面生长一层厚度为300nm的SiO2层；
[0126] （2b）光刻浅槽隔离区域；
[0127] （2c）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
[0128] （2d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2，并将浅槽内填满；
[0129] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离。 [0130] 步骤3，集电极接触区制备。
[0131] （3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
[0132] （3b）光刻集电极接触区窗口；
[0133] （3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
[0134] （3d）将衬底在950℃温度下，退火120s，进行杂质激活。
[0135] 步骤4，基区接触制备。
[0136] （4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的SiO2层；
[0137] （4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si20 -3
层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×10 cm ；
[0138] （4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
[0139] （4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
[0140] （4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层； [0141] （4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm。
[0142] 步骤5，基区材料制备。
[0143] （5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
[0144] （5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； [0145] （5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，18 -3
Ge组分为15％，掺杂浓度为5×10 cm ，厚度为20nm。
[0146] 步骤6，发射区制备。
[0147] （6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在 衬底表面淀积Poly-Si，厚度为200nm；
[0148] （6b）对衬底进行磷注入，并利用化学机械抛光去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
[0149] （6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层； [0150] （6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的19 -3
Poly-Si的掺杂浓度，使其达到1×10 cm ，最后去除表面的SiO2层。
[0151] 步骤7，SiGe HBT形成。
[0152] （7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，在950℃温度下退火120s，激活杂质，形成SiGe HBT器件；
[0153] （7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层。 [0154] 步骤8，应变SiGe材料制备。
[0155] （8a）光刻MOS有源区；
[0156] （8b）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为80nm的N型15 -3
Si缓冲层，该层掺杂浓度为1×10 cm ；
[0157] （8c）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为10nm的N型16 -3
SiGe外延层，该层Ge组分为15％，掺杂浓度为1×10 cm ；
[0158] （8d）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为3nm的本征弛豫型Si帽层。
[0159] 步骤9，NMOS器件和PMOS器件形成。
[0160] （9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底上生长一层300nm的SiO2； [0161] （9b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度17 -3
达到1×10 cm ；
[0162] （9c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注17 -3
入，形成NMOS器件有源区P阱，P阱掺杂浓度为1×10 cm ；
[0163] （9d）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层厚度为3nm的SiN层；
[0164] （9e）利用化学汽相淀积（CVD）方法，在600℃，在SiN层上生长一层300nm的多晶硅；
[0165] （9f）光刻Poly-Si栅和栅介质，形成22nm长的伪栅；
[0166] （9g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺18 -3
杂源漏结构N型轻掺杂源漏结构（N-LDD），掺杂浓度为1×10 cm ；
[0167] （9h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺18 -3
杂源漏结构P型轻掺杂源漏结构（P-LDD），掺杂浓度为1×10 cm ；
[0168] （9i）在衬底表面，利用化学汽相淀积（CVD）方法，在600℃，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙； [0169] （9j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
[0170] （9k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
[0171] （9l）将衬底在950℃温度下，退火120s，进行杂质激活。
[0172] 步骤10，栅制备。
[0173] （10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；
[0174] （10b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平； [0175] （10c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印； [0176] （10d）在衬底表面生长一层厚度为2nm的氧化镧（La2O3）；
[0177] （10e）在衬底表面溅射一层金属钨（W）；
[0178] （10f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去。
[0179] 步骤11，构成CMOS集成电路。
[0180] （11a）利用化学汽相淀积（CVD）方法，在600℃，在表面生长一层SiO2层； [0181] （11b）光刻引线孔，金属化；
[0182] （11c）光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极，SiGeHBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的SOI SiGe BiCMOS集成器件及电路。
[0183] 实施例2：制备沟道长度为130nm的SOI SiGe BiCMOS集成器件及电路，具体步骤如下：
[0184] 步骤1，外延生长。
[0185] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，16 -3
上层材料为掺杂浓度为5×10 cm 的N型Si，厚度为120nm；
[0186] （1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度16 -3
为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5×10 cm 。
[0187] 步骤2，浅槽隔离制备。
[0188] （2a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面生长一层厚度为400nm的SiO2层；
[0189] （2b）光刻浅槽隔离区域；
[0190] （2c）在浅槽隔离区域干法刻蚀出深度为350nm的浅槽；
[0191] （2d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2，并将浅槽内填满；
[0192] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离。 [0193] 步骤3，集电极接触区制备。
[0194] （3a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面应淀积一层厚度为600nm的SiO2层；
[0195] （3b）光刻集电极接触区窗口；
[0196] （3c）对衬底进行磷注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极接触区域；
[0197] （3d）将衬底在1000℃温度下，退火60s，进行杂质激活。
[0198] 步骤4，基区接触制备。
[0199] （4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为30nm的SiO2层；
[0200] （4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层P型Poly-Si20 -3
层，作为基区接触区，该层厚度为300nm，掺杂浓度为5×10 cm ；
[0201] （4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
[0202] （4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN层，厚度为80nm；
[0203] （4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层； [0204] （4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiN层，厚度为15nm。
[0205] 步骤5，基区材料制备。
[0206] （5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
[0207] （5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； [0208] （5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生长SiGe基区19 -3
16，Ge组分为20％，掺杂浓度为1×10 cm ，厚度为40nm。
[0209] 步骤6，发射区制备。
[0210] （6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积Poly-Si，厚度为300nm；
[0211] （6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
[0212] （6c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层； [0213] （6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的19 -3
Poly-Si的掺杂浓度，使其达到5×10 cm ，最后去除表面的SiO2层。
[0214] 步骤7，SiGe HBT形成。
[0215] （7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层，在1000℃温度下退火60s，激活杂质，形成SiGe HBT器件；
[0216] （7b）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层。 [0217] 步骤8，应变SiGe材料制备。
[0218] （8a）光刻MOS有源区；
[0219] （8b）利用化学汽相淀积（CVD）方法，在700℃，在有源区生长厚度为100nm的N型15 -3
Si缓冲层，该层掺杂浓度为3×10 cm ；
[0220] （8c）利用化学汽相淀积（CVD）方法，在600℃，在有源区生长厚度为12nm的N型16 -3
SiGe外延层，该层Ge组分为20％，掺杂浓度为3×10 cm ；
[0221] （8d）利用化学汽相淀积（CVD）方法，在700℃，在有源区生长厚度为 4nm的本征弛豫型Si帽层。
[0222] 步骤9，NMOS器件和PMOS器件形成。
[0223] （9a）利用化学汽相淀积（CVD）方法，在700℃，在衬底上生长一层400nm的SiO2； [0224] （9b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度17 -3
达到3×10 cm ；
[0225] （9c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注17 -3
入，形成NMOS器件有源区P阱，P阱掺杂浓度为3×10 cm ；
[0226] （9d）利用化学汽相淀积（CVD）方法，在700℃，在表面生长一层厚度为4nm的SiN层；
[0227] （9e）利用化学汽相淀积（CVD）方法，在700℃，在SiN层上生长一层400nm的多晶硅；
[0228] （9f）光刻Poly-Si栅和栅介质，形成130nm长的伪栅；
[0229] （9g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺18 -3
杂源漏结构N型轻掺杂源漏结构（N-LDD），掺杂浓度为3×10 cm ；
[0230] （9h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺18 -3
杂源漏结构P型轻掺杂源漏结构（P-LDD），掺杂浓度为3×10 cm ；
[0231] （9i）在衬底表面，利用化学汽相淀积（CVD）方法，在700℃，生长一层SiO2，厚度为15nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙； [0232] （9j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
[0233] （9k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
[0234] （9l）将衬底在1000℃温度下，退火60s，进行杂质激活。
[0235] 步骤10，栅制备。
[0236] （10a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2层，SiO2厚度为400nm厚度；
[0237] （10b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平； [0238] （10c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印； [0239] （10d）在衬底表面生长一层厚度为4nm的氧化镧（La2O3）；
[0240] （10e）在衬底表面溅射一层金属钨（W）；
[0241] （10f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去。
[0242] 步骤11，构成CMOS集成电路。
[0243] （11a）利用（CVD）方法，在700℃，在表面生长一层SiO2层；
[0244] （11b）光刻引线孔，金属化；
[0245] （11c）光刻引线，形成NMOS器件和PMOS器件漏极、源极和
栅极金属引线，SiGe HBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为 130nm的SOI SiGe BiCMOS集成器件及电路。
[0246] 实施例3：制备沟道长度为350nm的SOI SiGe BiCMOS集成器件及电路，具体步骤如下：
[0247] 步骤1，外延生长。
[0248] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，17 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为150nm；
[0249] （1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度17 -3
为100nm的N型外延Si层，作为集电区，该层掺杂浓度为1×10 cm 。
[0250] 步骤2，浅槽隔离制备。
[0251] （2a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面生长一层厚度为500nm的SiO2层；
[0252] （2b）光刻浅槽隔离区域；
[0253] （2c）在浅槽隔离区域干法刻蚀出深度为400nm的浅槽；
[0254] （2d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2，并将浅槽内填满；
[0255] （2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离。 [0256] 步骤3，集电极接触区制备。
[0257] （3a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面应淀积一层厚度为700nm的SiO2层；
[0258] （3b）光刻集电极接触区窗口；
[0259] （3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域；
[0260] （3d）将衬底在1100℃温度下，退火15s，进行杂质激活。
[0261] 步骤4，基区接触制备。
[0262] （4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层厚度为40nm的SiO2层；
[0263] （4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层P型Poly-Si21 -3
层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×10 cm ；
[0264] （4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
[0265] （4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN层，厚度为100nm；
[0266] （4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层； [0267] （4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiN层，厚度为20nm。
[0268] 步骤5，基区材料制备。
[0269] （5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
[0270] （5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； [0271] （5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生 长SiGe基区，19 -3
Ge组分为25％，掺杂浓度为5×10 cm ，厚度为60nm。
[0272] 步骤6，发射区制备。
[0273] （6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si，厚度为400nm；
[0274] （6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
[0275] （6c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层； [0276] （6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的20 -3
Poly-Si的掺杂浓度，使其达到1×10 cm ，最后去除表面的SiO2层。
[0277] 步骤7，SiGe HBT形成。
[0278] （7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层，在1100℃温度下退火15s，激活杂质，形成SiGe HBT器件；
[0279] （7b）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层。 [0280] 步骤8，应变SiGe材料制备。
[0281] （8a）光刻MOS有源区；
[0282] （8b）利用化学汽相淀积（CVD）方法，在750℃，在有源区生长厚度为120nm的N型15 -3
Si缓冲层，该层掺杂浓度为5×10 cm ；
[0283] （8c）利用化学汽相淀积（CVD）方法，在750℃，在有源区生长厚度为15nm的N型16 -3
SiGe外延层，该层Ge组分为30％，掺杂浓度为5×10 cm ；
[0284] （8d）利用化学汽相淀积（CVD）方法，在750℃，在有源区生长厚度为5nm的本征弛豫型Si帽层。
[0285] 步骤9，NMOS器件和PMOS器件形成。
[0286] （9a）利用化学汽相淀积（CVD）方法，在800℃，在衬底上生长一层500nm的SiO2； [0287] （9b）光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度17 -3
达到5×10 cm ；
[0288] （9c）光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注17 -3
入，形成NMOS器件有源区P阱，P阱掺杂浓度为5×10 cm ；
[0289] （9d）利用化学汽相淀积（CVD）方法，在800℃，在表面生长一层厚度为5nm的SiN层；
[0290] （9e）利用化学汽相淀积（CVD）方法，在800℃，在SiN层上生长一层500nm的多晶硅；
[0291] （9f）光刻Poly-Si栅和栅介质，形成350nm长的伪栅；
[0292] （9g）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺18 -3
杂源漏结构N型轻掺杂源漏结构（N-LDD），掺杂浓度为5×10 cm ；
[0293] （9h）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺18 -3
杂源漏结构P型轻掺杂源漏结构（P-LDD），掺杂浓度为5×10 cm ；
[0294] （9i）在衬底表面，利用化学汽相淀积（CVD）方法，在800℃，生长一层SiO2，厚度为5nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧 壁SiO2，形成侧墙； [0295] （9j）光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；
[0296] （9k）光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
[0297] （9l）将衬底在1100℃温度下，退火15s，进行杂质激活。
[0298] 步骤10，栅制备。
[0299] （10a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2层，SiO2厚度为500nm厚度；
[0300] （10b）利用化学机械抛光（CMP）方法，对表面进行平坦化至栅极水平； [0301] （10c）利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印； [0302] （10d）在衬底表面生长一层厚度为5nm的氧化镧（La2O3）；
[0303] （10e）在衬底表面溅射一层金属钨（W）；
[0304] （10f）利用化学机械抛光（CMP）技术将栅极区域以外的金属钨（W）及氧化镧（La2O3）除去。
[0305] 步骤11，构成CMOS集成电路。
[0306] （11a）利用化学汽相淀积（CVD）方法，在800℃，在表面生长一层SiO2层； [0307] （11b）光刻引线孔，金属化；
[0308] （11c）光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极金属引线，SiGe HBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为350nm的SOI SiGe BiCMOS集成器件及电路。
[0309] 本发明实施例提供的SOI SiGe BiCMOS集成器件及制备方法具有如下优点： [0310] 1．本发明制备的SOI SiGe BiCMOS集成器件结构中采用了轻掺杂源漏（LDD）结构，有效地抑制了热载流子对器件性能的影响；
[0311] 2．本发明制备的SOI SiGe BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；
[0312] 3．本发明制备的SOI SiGe BiCMOS集成器件采用了高K栅介质，提高了MOS器件的栅控能力，增强了器件的电学性能；
[0313] 4．本发明制备SOI SiGe BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
[0314] 5．本发明制备的SOI SiGe BiCMOS集成器件中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺（damascene process），该工艺中使用了金属钨（W）作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性；
[0315] 6.本发明制备的SOI SiGe BiCMOS集成器件，在制备过程中，SiGe HBT采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性； [0316] 7.本发明制备的SOI SiGe BiCMOS集成器件，SiGe HBT器件的发射极、 基极和集电极全部采用多晶，多晶可以部分制备在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提高电路的集成度；
[0317] 8．本发明制备的SOI SiGe BiCMOS集成器件中，双极器件采用SOI衬底，集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向
击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。
[0318] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何
修改、等同替换和改进等，均应包含在本发明的保护范围之内。
