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半导体封装结构及其形成方法

阅读：685发布：2021-01-18

专利汇可以提供半导体封装结构及其形成方法专利检索，专利查询，专利分析的服务。并且本发明实施例公开了一种半导体封装结构及其形成方法，可以降低该半体封装结构的尺寸，尤其是横向尺寸。其中，该半导体封装结构包括：第一电子元件，设置于基底上；介电层，设置于该基底上并且围绕该第一电子元件；第二电子元件，堆叠于该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；成型材料，设置在该介电层上并且围绕该第二电子元件；以及第一导电层，设置在该成型材料上。，下面是半导体封装结构及其形成方法专利的具体信息内容。

权利要求

1.一种半导体封装结构，其特征在于，包括：
第一电子元件，设置于基底上；
第二电子元件，堆叠在该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；以及
成型材料，设置于该第一电子元件上并且围绕该第二电子元件。
2.如权利要求1所述的半导体封装结构，其特征在于，还包括：第三电子元件，堆叠在该第二电子元件及该成型材料上。
3.如权利要求2所述的半导体封装结构，其特征在于，该第一电子元件、该第二电子元件和该第三电子元件中的任一个包括：有源元件或者无源元件。
4.如权利要求2所述的半导体封装结构，其特征在于，该第一电子元件的导电垫朝向该第二电子元件的导电垫；
和/或，该第二电子元件的导电垫和该第三电子元件的导电垫朝向该基底，以及该第一电子元件的导电垫背向该基底。
5.如权利要求2所述的半导体封装结构，其特征在于，于俯视方向上，该第二电子元件与该第一电子元件重叠；
和/或，于俯视方向上，该第二电子元件与该第三电子元件重叠。
6.如权利要求2所述的半导体封装结构，其特征在于，进一步包括：导电结构，设置于该基底下方，该导电结构电性连接至该第一电子元件、该第二电子元件及该第三电子元件。
7.如权利要求2所述的半导体封装结构，其特征在于，进一步包括：介电层，设置于该基底和该成型材料之间，并且围绕该第一电子元件。
8.如权利要求2或7所述的半导体封装结构，其特征在于，进一步包括：导电柱，设置于该第一电子元件上方并且由该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。
9.如权利要求8所述的半导体封装结构，其特征在于，该第三电子元件堆叠在该导电柱上。
10.如权利要求1所述的半导体封装结构，其特征在于，进一步包括：导电层，设置于该基底上；
其中，该导电层的一部分底面与该导电层的另一部分底面不共平面；和/或，该导电层的一部分底面设置在该第一电子元件的上方，而另一部分底面设置在该第一电子元件的下方。
11.一种半导体封装结构，其特征在于，包括：
第一电子元件，设置于基底上；
介电层，设置于该基底上并且围绕该第一电子元件；
第二电子元件，堆叠于该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；
成型材料，设置在该介电层上并且围绕该第二电子元件；以及
第一导电层，设置在该成型材料上。
12.如权利要求11所述的半导体封装结构，其特征在于，该基底为覆铜箔层压板。
13.如权利要求11所述的半导体封装结构，其特征在于，进一步包括：导电结构，电性连接至该基底，其中该导电结构和该第一电子元件是位于该基底的两相对侧。
14.如权利要求11所述的半导体封装结构，其特征在于，该第一电子元件的导电垫朝向该第二电子元件的导电垫。
15.如权利要求11所述的半导体封装结构，其特征在于，于俯视方向上，该第一电子元件与该第二电子元件重叠；
和/或，该成型材料的一部分夹在该第一电子元件和该第二电子元件之间。
16.如权利要求11所述的半导体封装结构，其特征在于，进一步包括：导电柱，设置于该第一电子元件上方并且被该成型材料围绕，其中该导电柱和该第二电子元件并排设置。
17.如权利要求16所述的半导体封装结构，其特征在于，于俯视方向上，该第一电子元件与该导电柱重叠；
和/或，该导电柱的顶面与该成型材料的顶面共平面；
和/或，该导电柱穿透该成型材料并且从该成型材料的表面凸出。
18.如权利要求11所述的半导体封装结构，其特征在于，进一步包括：第二导电层，设置于该介电层上，其中，该第二导电层延伸进该介电层中的多个开口。
19.如权利要求18所述的半导体封装结构，其特征在于，在该多个开口之一中的一部分的该第二导电层的底面与该多个开口另一中的另一部分的该第二导电层的底面不共平面。
20.一种形成半导体封装结构的方法，其特征在于，包括：
于基底上提供第一电子元件；
于该基底上形成介电层以围绕该第一电子元件；
于该第一电子元件上堆叠第二电子元件，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；
于该介电层上形成成型材料以围绕该第二电子元件；以及
于该成型材料上形成第一导电层。
21.如权利要求20所述的方法，其特征在于，该第一电子元件通过黏合层贴附在该基底上。
22.如权利要求20所述的方法，其特征在于，堆叠该第二电子元件的步骤包括：翻转该第二电子元件，接着接合该第二电子元件。
23.如权利要求20所述的方法，其特征在于，进一步包括：于该介电层上形成导电柱并且该导电柱被该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。
24.如权利要求23所述的方法，其特征在于，进一步包括：薄化该成型材料直至露出该导电柱的顶面。
25.如权利要求23所述的方法，其特征在于，进一步包括：于该导电柱及该第二电子元件上堆叠第三电子元件，其中该第三电子元件电性连接至该第一导电层。
26.如权利要求25所述的方法，其特征在于，堆叠该第三电子元件的步骤包括：翻转该第三电子元件，接着接合该第三电子元件。
27.如权利要求20所述的方法，其特征在于，进一步包括：形成导电结构，其中该导电结构接合至该基底的背向该第一电子元件和该第二电子元件的表面。
28.如权利要求20所述的方法，其特征在于，进一步包括：在形成该第一导电层之后，切割该基底、该介电层和该成型材料。
29.如权利要求20所述的方法，其特征在于，进一步包括：在堆叠该第二电子元件之前，于该介电层上形成第二导电层，其中，该第二导电层延伸进该介电层中的多个开口中。
30.如权利要求29所述的方法，其特征在于，在该多个开口之一中的一部分的该第二导电层之底面与该多个开口另一中的另一部分的该第二导电层的表面不共平面。

说明书全文

半导体封装结构及其形成方法

技术领域

[0001] 本发明涉及封装技术领域，尤其涉及一种3D SIP(Three DimensionalSystem-In-Package，三维系统级封装)半导体封装结构及其形成方法。

背景技术

[0002] 为了确保电子产品及通信设备(诸如可穿戴式设备)的微型化及多功能性，业界期望一种小尺寸的、支持多引脚连接的、高速运行的和提供高功能性的半导体封装。已知的半导体封装一般将有源元件及无源元件放置在PCB(PrintedCircuit Board，印刷电路板)上。但是，这需要大小相当的PCB来提供区域给安装于其上的有源元件和无源元件。因此，此种方式难以降低半导体封装的尺寸以及难以降低由该半导体封装形成的电子产品的尺寸。

[0003] 如此，期望一种创新的半导体封装结构及其形成方法。

发明内容

[0004] 有鉴于此，本发明实施例提供了一种半导体封装结构及其形成方法，可以降低半导体封装结构的尺寸。

[0005] 为了解决上述技术问题，本发明实施例提供了一种半导体封装结构，包括：第一电子元件，设置于基底上；第二电子元件，堆叠在该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；以及成型材料，设置于该第一电子元件上并且围绕该第二电子元件。

[0006] 其中，该半导体封装结构还包括：第三电子元件，堆叠在该第二电子元件及该成型材料上。

[0007] 其中，该第一电子元件、该第二电子元件和该第三电子元件中的任一个包括：有源元件或者无源元件。

[0008] 其中，该第一电子元件的导电垫朝向该第二电子元件的导电垫。

[0009] 其中，该第二电子元件的导电垫和该第三电子元件的导电垫朝向该基底，以及该第一电子元件的导电垫背向该基底。

[0010] 其中，于俯视方向上，该第二电子元件与该第一电子元件重叠。

[0011] 其中，于俯视方向上，该第二电子元件与该第三电子元件重叠。

[0012] 其中，该半导体封装结构进一步包括：导电结构，设置于该基底下方，该导电结构电性连接至该第一电子元件、该第二电子元件以及该第三电子元件。

[0013] 其中，该半导体封装结构进一步包括：介电层，设置于该基底和该成型材料之间，并且围绕该第一电子元件。

[0014] 其中，该半导体封装结构进一步包括：导电柱，设置于该第一电子元件上方并且由该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。

[0015] 其中，该第三电子元件堆叠在该导电柱上。

[0016] 其中，该半导体封装结构进一步包括：导电层，设置于该基底上。

[0017] 其中，该导电层的一部分底面与该导电层的另一部分底面不共平面。

[0018] 其中，该导电层的一部分底面设置在该第一电子元件的上方，而另一部分底面设置在该第一电子元件的下方。

[0019] 本发明实施例还提供了一种半导体封装结构，包括：第一电子元件，设置于基底上；介电层，设置于该基底上并且围绕该第一电子元件；第二电子元件，堆叠于该第一电子元件上，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；成型材料，设置在该介电层上并且围绕该第二电子元件；以及第一导电层，设置在该成型材料上。

[0020] 其中，该基底为覆铜箔层压板。

[0021] 其中，该半导体封装结构进一步包括：导电结构，电性连接至该基底，其中该导电结构和该第一电子元件是位于该基底的两相对侧。

[0022] 其中，该第一电子元件的导电垫朝向该第二电子元件的导电垫。

[0023] 其中，于俯视方向上，该第一电子元件与该第二电子元件重叠。

[0024] 其中，该成型材料的一部分夹在该第一电子元件和该第二电子元件之间。

[0025] 其中，该半导体封装结构进一步包括：导电柱，设置于该第一电子元件上方并且被该成型材料围绕，其中该导电柱和该第二电子元件并排设置。

[0026] 其中，于俯视方向上，该第一电子元件与该导电柱重叠。

[0027] 其中，该导电柱的顶面与该成型材料的顶面共平面。

[0028] 其中，该导电柱穿透该成型材料并且从该成型材料的表面凸出。

[0029] 其中，该半导体封装结构，进一步包括：第二导电层，设置于该介电层上，其中，该第二导电层延伸进该介电层中的多个开口。

[0030] 其中，在该多个开口中之一中的一部分的该第二导电层的底面与该多个开口另一中的另一部分的该第二导电层的底面不共平面。

[0031] 本发明实施例还提供了一种形成半导体封装结构的方法，包括：于基底上提供第一电子元件；于该基底上形成介电层以围绕该第一电子元件；于该第一电子元件上堆叠第二电子元件，其中，该第一电子元件的主动面朝向该第二电子元件的主动面；于该介电层上形成成型材料以围绕该第二电子元件；以及于该成型材料上形成第一导电层。

[0032] 其中，该第一电子元件通过黏合层贴附在该基底上。

[0033] 其中，堆叠该第二电子元件的步骤包括：翻转该第二电子元件，接着接合该第二电子元件。

[0034] 其中，该方法进一步包括：于该介电层上形成导电柱并且该导电柱被该成型材料围绕，其中，该导电柱和该第二电子元件并排设置。

[0035] 其中，该方法进一步包括：薄化该成型材料直至露出该导电柱的顶面。

[0036] 其中，该方法进一步包括：于该导电柱及该第二电子元件上堆叠第三电子元件，其中该第三电子元件电性连接至该第一导电层。

[0037] 其中，堆叠该第三电子元件的步骤包括：翻转该第三电子元件，接着接合该第三电子元件。

[0038] 其中，该方法进一步包括：形成导电结构，其中该导电结构接合至该基底的背向该第一电子元件和该第二电子元件的表面。

[0039] 其中，该方法进一步包括：在形成该第一导电层之后，切割该基底、该介电层和该成型材料。

[0040] 其中，该方法进一步包括：在堆叠该第二电子元件之前，于该介电层上形成第二导电层，其中，该第二导电层延伸进该介电层中的多个开口中。

[0041] 其中，在该多个开口之一中的一部分的该第二导电层之底面与该多个开口另一中的另一部分的该第二导电层的表面不共平面。

[0042] 本发明实施例的有益效果是：

[0043] 以上的半导体封装结构及其形成方法，将多个电子元件(如第一、第二电子元件)整合至单个半导体封装中，因此可以降低半导体封装结构的尺寸。另外，第一电子元件的主动面(active surface)朝向第二电子元件的主动面，因此可以缩短第一电子元件和第二电子元件之间的信号传输路径。附图说明

[0044] 通过阅读接下来的详细描述以及参考所附的附图所做的示例，可以更全面地理解本发明，其中：

[0045] 图1A～1F为用于说明根据本发明一些实施例的形成半导体封装结构的方法中的各个阶段的横截面示意图。

具体实施方式

[0046] 为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0047] 在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。

[0048] 以下描述为实现本发明的一种预期模式。该描述是出于说明本发明的一般原理的目的，而不应被视为限制。本发明的范围可以通过参考所附的权利要求书来确定。

[0049] 本发明将参考特定的实施例和确定的附图来描述，但是本发明不限制于此，并且本发明仅由权利要求来限制。描述的附图仅是原理图并且不是限制。在附图中，出于说明目的而夸大了某些元件的尺寸，并且这些元件的尺寸并非按比例绘制。这些元件的尺寸及相对尺寸不对应本发明实践中的真实尺寸。

[0050] 图1A～1F为用于说明根据本明一些实施例的半导体封装结构的形成方法中的各阶段的横截面示意图。在图1A～1F中所描述的各阶段之前、期间或之后，可以提供额外的操作。对于不同的实施例，描述的该些阶段中的一部分可以被取代或者省略。额外的特征(如结构)可以添加至该半导体封装结构中。对于不同实施例，以下描述的该些特征(如结构)中的一部分可以被取代或者省略。为了简化图形，图1A～1F仅描绘了半导体封装结构的一部分，而非全部。

[0051] 如图1A所示，提供了基底100。在一些实施例中，该基底100为CCL(Copper Clad Laminate，覆铜箔层压板)或者另一合适的基底。在一些实施例中，基底100可以为面板(panel)或者晶圆。在一些实施例中，基底100可以包括绝缘材料层(绝缘层)110、阻焊层(防焊掩模层)120、导电层130和通孔140。需要注意的是，附图中所示基底100的配置仅为示例而不是对本发明的限制。基底100可以为单层或者包括多层(即两层或者多于两层)。

[0052] 绝缘材料层110可以是单个绝缘层或者含有多个绝缘层。为了简化图形，作为示例，此中仅描绘了单个绝缘层。在一些实施例中，该绝缘材料层110包括：有机材料，该有机材料包括：PP(polypropylene，聚丙烯)加玻璃纤维、环氧树脂(epoxy resin)、聚酰亚胺(polyimide)、氰酸酯(cyanate ester)、另一合适的材料或者他们的组合。

[0053] 在绝缘层110的顶面和底面上均设置了阻焊层120和导电层130。阻焊层120和导电层130一起完全覆盖绝缘层110的顶面和底面。绝缘层110的顶面和底面上的导电层130经由绝缘层110中的通孔140而彼此电性连接。在一些实施例中，导电层130和通孔140包括：铜或者另一合适的导电材料。

[0054] 接着，在基底100上形成介电层150。该介电层150覆盖绝缘层110顶面上的阻焊层120及导电层130。在一些实施例中，通过沉积(deposition)工艺来形成介电层150，诸如涂覆(coating)工艺、物理气相沉积工艺、化学气相沉积工艺或者另一合适的工艺。

[0055] 接着，在基底100上接合一个或更多的电子元件。例如，第一电子元件160通过黏合层(adhesive layer)170来附着至介电层150。在一些实施例中，每个第一电子元件160包括：在其正面(或者主动面)的一个或更多的导电垫160a。导电垫160a背向基底100、介电层150和黏合层170。

[0056] 在一些实施例中，第一电子元件160包括：一个或多个有源元件，及/或，一个或多个无源元件。有源元件可以为整合的电路芯片/晶粒(chip/die)或者另一合适的有源元件。例如，第一电子元件160可以为存储器晶粒、逻辑晶粒或者另一合适的有源电子元件，其中逻辑晶粒包括：CPU(Central Processing Unit，中央处理单元)、GPU(Graphics Processing Unit，图形处理单元)或DRAM(Dynamic Random Access Memory，动态随机存取存储器)控制器。可选地，第一电子元件160可以为整合的无源元件(Integrated Passive Device，IPD)、电容、电阻、电感、变容二极管或者另一合适的无源元件。

[0057] 多个第一电子元件160之间可以具有相同或不同的功能。多个第一电子元件160之间可以具有相同或不同的尺寸。第一电子元件160的实际数目、功能和尺寸由设计要求决定并且不受限制。

[0058] 如图1B所示，在基底100上形成介电层180。该介电层180覆盖并且围绕第一电子元件160和黏合层170。在一些实施例中，介电层180通过沉积工艺形成，诸如涂覆工艺、物理气相沉积工艺、化学气相沉积工艺或者另一合适的工艺。

[0059] 接着，在介电层180和介电层150中形成多个开口。部分开口穿透介电层180和介电层150以露出基底100中的部分导电层130。部分开口在介电层180中延伸以露出第一电子元件160中的导电接垫160a。在一些实施例中，通过激光钻孔工艺、蚀刻工艺或者另一适合的工艺来在介电层180和介电层150中形成该多个开口。

[0060] 接着，在介电层180上形成导电层190，并且该导电层190延伸至该介电层180和介电层150中的开口的底部和侧壁。如此，如图1B所示，从横截面视图的视角来看时，导电层190为弯曲的。在一些实施例中，一部分的导电层190的底面与另一部分的导电层190的底面非共平面。在一些实施例中，一部分的导电层190(位于介电层180内的开口中)的底面位于第一电子元件160的上方，同时另一部分的导电层190(位于介电层180和150内的另一开口中)的底面位于第一电子元件160的下方。导电层190穿过介电层180和介电层150中的开口而电性连接至基底100中的导电层130和导电垫160a。在一些实施例中，导电层190通过电镀工艺或者另一合适的工艺形成。

[0061] 如图1C所示，于导电层190上形成介电层200。该导电层190及该介电层200一起完整地填满介电层180和介电层150中的开口。介电层200进一步在介电层180上的导电层190上延伸。在一些实施例中，介电层200通过沉积工艺形成，诸如涂覆工艺、物理气相沉积工艺、化学气相沉积工艺或者另一合适的工艺。介电层200和介电层180可以包括相同或不同的材料。

[0062] 接着，在介电层200中形成多个开口以露出介电层180上的一部分导电层190。在一些实施例中，通过激光钻孔工艺、蚀刻工艺或者另一合适的工艺在介电层200中形成上述开口。

[0063] 接着，于介电层200中形成图案化的导电层210并且该图案化的导电层210填满该介电层200中的开口。导电层210经由介电层200中的开口而电性连接至该导电层190。在一些实施例中，通过电镀工艺或者另一合适的工艺来形成该导电层210。

[0064] 接着，于介电层200上形成防焊掩模层220(或者介电层)并且该防焊掩模层220覆盖该导电层210。在一些实施例中，该防焊掩模层220具有平坦的顶面。在一些实施例中，通过沉积工艺形成该防焊掩模层220，诸如涂覆工艺、物理气相沉积工艺、化学气相沉积工艺或者另一合适的工艺。

[0065] 如图1D所示，于防焊掩模层220中形成多个开口以露出一部分的导电层210。在一些实施例中，通过激光钻孔工艺、蚀刻工艺或者另一合适的工艺在防焊掩模层220中形成该多个开口。

[0066] 接着，于导电层210上形成一个或更多的导电柱230。导电柱230可以被称为TIV(Through Interposer Vias，通过中介层通孔)。导电柱230通过防焊掩模层220中的开口来电性及物理地连接至某些已露出的导电层210。在一些实施例中，导电柱230与第一电子元件160垂直重叠，此处的垂直重叠可以指于俯视方向上，导电柱230与第一电子元件160重叠。在其他一些实施例中，导电柱230不与第一电子元件160垂直重叠。在一些实施例中，导电柱230包括：铜、另一合适的导电材料或者他们的组合。在一些实施例中，通过电镀工艺或者另一合适的工艺来形成导电柱230。

[0067] 接着，提供一个或更多的第二电子元件250。在一些实施例中，第二电子元件250包括：一个或多个有源元件，和/或，一个或多个无源元件。例如，第二电子元件250可以是存储器晶粒、逻辑晶粒或者另一合适的有源电子元件，其中逻辑晶粒包括：CPU、GPU、或者DRAM控制器。可选地，第二电子元件250可以是IPD、电容、电阻、电感、变容二极管或者另一合适的无源元件。

[0068] 多个第二电子元件250可以具有相同或不同的功能。多个第二电子元件250可以具有相同或不同的尺寸。第二电子元件250的数目、功能和尺寸由设计要求决定并且不受限制。

[0069] 在一些实施例中，每个第二电子元件250可以包括：在其正面或主动面的一个或更多的导电垫250a。导电垫250a可以连接至导电结构240。在一些实施例中，导电结构240为导电凸块、导电柱、导电胶(conductive paste)结构或者另一合适的导电结构。导电结构240可以包括：铜、焊锡、或者另一合适的导电材料。

[0070] 接着，翻转第二电子元件250并经由导电结构240耦接至某些已露出的一部分导电层210。执行合适的工艺(例如回流工艺)以接合第二电子元件250。如此，导电垫250a(连接至导电结构240)面向基底100和第一电子元件160的导电垫160a。换言之，第二电子元件250和第一电子元件160是面对面连接。

[0071] 如图1D所示，第二电子元件250堆叠于第一电子元件160上。在一些实施例中，第二电子元件250与第一电子元件160垂直重叠，此处的垂直重叠可以是指：第二电子元件250与第一电子元件160在俯视方向上重叠。在其他一些实施例中，第二电子元件250与第一电子元件160不垂直重叠。第二电子元件250和第一电子元件160可以具有相同或不同的功能。第二电子元件250和第一电子元件160可以具相同或不同的尺寸。第二电子元件250和第一电子元件160的数目、功能和尺寸由设计要求决定，并且不受限制。

[0072] 第二电子元件250和导电柱230并排设置。在一些实施例中，多个导电柱230位于第二电子元件250的两相对侧。也就是说，一个或更多的第二电子元件250设置在多个导电柱230之间。在其他一些实施例中，一个或更多的导电柱230可以设置在多个第二电子元件250之间。在一些实施例中，从俯视的视角来看，多个导电柱230位于第二电子元件250周围，并且共同围绕第二电子元件250。

[0073] 在一些实施例中，第二电子元件250的厚度小于导电柱230的厚度或高度。在一些实施例中，导电柱230高于第二电子元件250。在其他一些实施例中，导电柱230的顶面与第二电子元件250的顶面大致上共平面。

[0074] 如图1E所示，在防焊掩模层220上形成成型材料(molding compound)260。该成型材料260围绕导电柱230、导电结构240和第二电子元件250。导电柱230和导电结构240的部分底部嵌入于防焊掩模层220中，并且没有覆上成型材料260。在一些实施例中，第二电子元件250浸入成型材料260中。在一些实施例中，介电层150、180和200以及防焊掩模层220位于成型材料260和基底100之间。

[0075] 在一些实施例中，成型材料260可以由非导电材料形成，诸如环氧树脂、树脂、可塑聚合物或者另一合适的成型材料。在一些实施例，成型材料260在大致上为液体时应用，接着经由化学反应固化。在其他一些实施例中，成型材料260为UV(ultraviolet，紫外)或者热固化的聚合物，该聚合物作为凝胶或者可塑固体来应用，然后通过UV或热固化工艺来固化。该成型材料260可以按照模型来固化。

[0076] 在一些实施例中，沉积的成型材料260覆盖第二电子元件250和导电柱230的顶面。接着，执行研磨工艺以使沉积的成型材料260变薄。如此，变薄的成型材料260露出导电柱
230的顶面。在一些实施例中，成型材料260的顶面大致上与导电柱230的顶面共平面。在一些实施例中，成型材料260露出导电柱230的顶面但是覆盖第二电子元件250的顶面。在其他一些实施例中，第二电子元件250的顶面可以从成型材料260中露出。在一些实施例中，导电柱230穿透成型材料260并且从成型材料260的表面伸出。

[0077] 接着，于成型材料260上形成图案化的导电层270并且该图案化的导电层270耦接至从成型材料260中露出的导电柱230。部分的导电层270与第二电子元件250垂直重叠，此处的垂直重叠指于俯视方向上，该部分的导电层270与第二电子元件250重叠；以及通过成型材料260的顶部而与第二电子元件250隔离。换言之，一部分的成型材料260夹在导电层270和第二电子元件250之间。另一部分的导电层270不与第二电子元件250垂直重叠。在一些实施例中，通过电镀工艺或者另一合适的工艺来形成该导电层270。在其他一些实施例中，导电层270可以由RDL(Redistribution Layer，重分布层)结构取代，该RDL结构包括：一个或更多的导电线路，设置在一个或更多的IMD(Inter-MetalDielectric，金属间介电)层中。

[0078] 接着，于成型材料260上形成防焊掩模层280，并且该防焊掩模层280覆盖该导电层270。在一些实施例中，通过沉积工艺来形成该防焊掩模层280。

[0079] 如图1F所示，在防焊掩模层280中形成多个开口以露出一部分的导电层270。在一些实施例中，通过激光钻孔工艺、蚀刻工艺或者另一合适的工艺来于防焊掩模层280中形成该多个开口。

[0080] 接着，提供第三电子元件300。在一些实施例中，该第三电子元件300包括：有源元件或无源元件。例如，第三电子元件300可以是存储器晶粒、逻辑晶粒或者另一合适的有源电子元件，其中逻辑晶粒包括：CPU、GPU、或者DRAM控制器。可选地，第三电子元件300可以是IPD、电容、电阻、电感、变容二极管或者另一合适的无源元件。

[0081] 在一些实施例中，第三电子元件300可包括：在其正面或主动面的一个或更多的导电垫300a。导电垫300a可以连接至导电结构290。在一些实施例中，导电结构290可以为导电凸块、导电柱、导电胶结构或者另一合适的导电结构。导电结构290可以包括：铜、焊锡、或者另一合适的导电材料。

[0082] 接着，翻转第三电子元件300并将其经由导电结构290耦接至某些已露出的一部分的导电层270。执行合适的工艺(例如回流工艺)以接合第三电子元件300。如此，导电垫300a(连接至导电结构290)面向基底100和第一电子元件160的导电垫160a。在一些实施例中，导电柱230设置在介电层180和第三电子元件300之间。在其他一些实施例中，于第三电子元件300和防焊掩模层280中形成一底部填充材料以围绕导电结构290。

[0083] 接着，于基底100的下方形成导电结构310。例如，导电结构310接合至绝缘层110的底面，该底面背向该第一电子元件160、第二电子元件250及第三电子元件300。相应地，导电结构310及第一电子元件160位于基底100的两相对侧。

[0084] 导电结构310耦接至基底100底面上的导电层130。导电结构310经由基底100的导电层130和通孔140而电性连接至该第一电子元件160。导电结构310经由基底100的导电层130和通孔140、导电层190、导电层210和导电结构240而电性连接至第二电子元件250。导电结构310经由基底100的导电层130和通孔140、导电层190、导电层210、导电柱230，导电层
270和导电结构290而电性连接至第三电子元件300。

[0085] 在一些实施例，导电结构310可以为导电凸块、导电柱、导电胶结构或者另一合适的导电结构。导电结构310可以包括：铜、焊锡或者另一合适的导电材料。在一些实施例中，导电结构310的尺寸可以大于导电结构240和290的尺寸。

[0086] 根据本发明的一些实施例，基底100可以为面板或者晶圆。对具有多个电子元件160、250和300的基底100执行切割(singulation)工艺。例如，将基底150、180和200，防焊掩模层220，成型材料260和防焊掩模层280切为小方块。如此，通过晶圆工艺或者面板工艺来形成含有多个电子元件160、250和300的多个封装，使得制造成本降低。因此，本发明实施例提供了一种创新的3D SIP半导体封装结构。在一些实施例中，基底100可以为比晶圆具有更多可使用面积的面板，以及由面板来制造多个SIP半导体封装结构以便于进一步降低制造成本。

[0087] 如图1F所示，第三电子元件300堆叠在第二电子元件250和第一电子元件160之上。第二电子元件250位于第三电子元件300和第一电子元件160之间。在一些实施例中，第三电子元件300与第一电子元件160垂直重叠。在一些实施例中，第三电子元件300与第二电子元件250垂直重叠。在其他一些实施例中，第三电子元件300不与第一电子元件160和/或第二电子元件250垂直重叠。

[0088] 本发明实施例不限制于此。在一些实施例中，存在多个第三电子元件300垂直堆叠在第二电子元件250和第一电子元件160上。第三电子元件300、第二电子元件250和第一电子元件160可以具有相同或不同的功能。第三电子元件300、第二电子元件250和第一电子元件160可以具有相同或不同的尺寸。第三电子元件300、第二电子元件250以及第一电子元件160的数目、功能和尺寸均是由设计要求决定，并且不受限制。

[0089] 可以对本发明的实施例做出各种变形和/或修改。在一些实施例中，SIP半导体封装结构为含有多个堆叠的电子元件160和250的半导体封装。接着，另一封装可以垂直地堆叠在含有电子元件160和250的半导体封装之上，以形成POP(Package-On-Package，封装上封装)半导体封装结构。例如，图1F所示的第三电子元件300可以被合适的封装所取代。该封装可以经由导电结构290而接合至导电层270。

[0090] 根据本发明一些实施例的半导体封装结构及其形成方法具有许多优点。该半导体封装结构包括：至少两个垂直堆叠的电子元件。具有不同功能的多个电子元件(如芯片、无源元件或IPD)可以整合至单个半导体封装结构中。由不同技术节点制造的电子元件也可以整合在一起。相应地，半导体封装结构可以异质(heterogeneous)整合。另外，半导体封装结构的尺寸(尤其是横向尺寸)可以显著地降低。半导体封装结构的设备密度或者I/O(Input/Output，输入/输出)引脚数目也增加。因此，根据本发明一些实施例的半导体封装结构及其形成方法可以提供小型化和多功能性的电子产品。根据本发明一些实施例可以制造不同的电子产品(如可穿戴式设备或者另一合适的电子产品)。

[0091] 另外，不同的有源和/或无源元件可以嵌入于单个半导体封装结构中。如此，电子元件之间的信号传输路径/距离可以显著地缩短。如此，半导体封装结构可以具有好的信号完整性和好的电源完整性。如此，改善了半导体封装结构的电性能。例如，半导体封装结构具有更好的SI/PI(signal integrity/power integrity，信号完整性/电源完整性)性能。

[0092] 本发明实施例进一步提供了具有增强的热解决方案的半导体封装结构。一个或更多的导电柱(如垂直的铜通孔)可以嵌入于热传导性差的成型材料中。如此，可以在半导体封装(诸如高功耗设备)中构建一个或更多的有效热耗散路径。因此，显著地改善了半导体封装结构的质量和稳定性。

[0093] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

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