技术领域
[0001] 本
发明涉及
半导体技术领域，尤其涉及一种改善Flash产品隔离区域的过刻蚀缺陷的方法。
背景技术
[0002] 半导体行业制造日新月异，产品的线宽在不断减小。伴随着线宽的变小缺陷对产品的良率会产生更大的杀伤，而提高芯片各个区域缺陷的捕获能
力也成为可以提升半导体良率的重要手段。
[0003] Flash产品在开发过程中，因为设计原因会存在存储区域与运算区域交接处有过蚀刻的现象存在，造成该现象的原因是存储区域需要较深的隔离沟槽，而运算区域需要的隔离沟槽较浅，不同深度的沟槽是分别通过不同的蚀刻制成实现的。业界普遍采用在存储区域与运算区域交接处设计一隔离区域，该区域会同时经过存储区蚀刻以及运算区域蚀刻两次蚀刻过程，形成较深的隔离沟槽，后续再填入STI结构进行
电路图形隔断。
[0004] 请参考图1-图4所示的
现有技术的Flash产品的隔离区域的制作过程剖面结构示意图。半导体衬底10包括运算区域、逻辑区域和位于运算区域和逻辑区域之间的中间区域，半导体衬底中形成有隔离结构11，所述隔离结构11中填充有
电介质材料。所述隔离结构11包括：对应于存储区域的存储区域隔离结构(图中未标出)、对应于运算区域的运算区域隔离结构(图中未标出)，以及位于存储区域隔离结构和运算区域的中间隔离结构(图中未标出)，所述运算区域的隔离结构的深度比存储区域的存储区域隔离结构的深度略深，而中间隔离结构由于经过了两次刻蚀工艺(形成运算区域隔离结构的刻蚀工艺以及形成存储区域隔离结构的刻蚀工艺)，中间隔离结构的深度最深。
[0005] 由于中间结构经过两次刻蚀，因此，在后续过程中中间结构容易形成缺陷，会影响产品的良率。参考图2，在隔离结构11中填充介质层后，需要对介质层进行化学机械
研磨以实现平坦化，此时中间区域会由于经过两次刻蚀而形成缺陷。然后在图3进行多晶
硅刻蚀工艺以及图4进行
氧化硅层-氮化硅层-氧化硅层刻蚀工艺过程中，在中间区域的缺陷会加剧。
[0006] 现有方法多是在可能产生缺陷的
站点后面增加清洗过程如(scrubber或湿法清洗)以去除缺陷源头，但该方法不能从根本上消除该区域可能出现的各种类型的缺陷。需要要寻找更好的方法彻底消除该
位置的缺陷隐患。
发明内容
[0007] 本发明解决的问题提供一种改善lash产品隔离区域的过刻蚀缺陷的方法以及制作Flash产品隔离结构的方法，避免了存储区域的隔离结构与运算区域的隔离结构形成过程中对衬底的两次刻蚀。
[0008] 为解决上述问题，本发明提供一种改善Flash产品隔离区域的过刻蚀缺陷的方法，所述Flash产品包括：存储区域和运算区域，所述存储区域具有存储区域隔离结构，所述运算区域具有运算区域隔离结构，包括：
[0009] 提供光罩，所述光罩定义的存储区域隔离结构与运算区域隔离结构之间具有间距；
[0010] 以所述光罩为掩膜，形成所述存储区域隔离结构和运算区域隔离结构，所述存储区域隔离结构或运算区域隔离结构的一部分作为存储区域与运算区域之间的隔离结构。
[0011] 可选地，所述间距为0.1-1.0微米，所述间距处的半导体衬底作为存储区域与隔离区域之间的隔离结构。
[0012] 相应地，本发明还提供一种Flash产品隔离区域的制作方法，包括：
[0013] 提供半导体衬底，所述半导体衬底包括运算区域和存储区域，所述存储区域和运算区域之间具有间距；
[0014] 进行刻蚀工艺，分别在运算区域和存储区域形成运算区域沟槽和存储区域沟槽；
[0015] 进行填充工艺，在所述所述运算区域沟槽和存储区域沟槽中填充介质，形成运算区域沟槽隔离结构和存储区域沟槽隔离结构，所述位于运算区域隔离结构和存储区域隔离结构之间的半导体衬底以及运算区域隔离结构或存储区域隔离结构的一部分作为运算区域和存储区域之间的隔离结构。
[0016] 可选地：所述间距为0.1-1微米。
[0017] 与现有技术相比，本发明具有以下优点：
[0018] 本发明在运算区域与存储区域之间预留一间距，该间距所在位置在进行运算区域隔离沟槽刻蚀工艺以及在存储区域隔离沟槽刻蚀工艺中均不进行刻蚀工艺，有效避免该处因为两次刻蚀造成的半导体衬底的损伤，从而防止该半导体衬底损伤引起的良率问题。
附图说明
[0019] 图1-图4是现有技术的Flash产品的隔离区域的制作过程剖面结构示意图；
[0020] 图5-图8是本发明一个
实施例的Flash产品的隔离区域的剖面结构示意图。
具体实施方式
[0021] 由于现有技术的存储区域和运算区域的半导体衬底经过两次刻蚀(分别是刻蚀存储区域的隔离沟槽以及刻蚀运算区域的隔离沟槽)，因而该处的半导体衬底收到损伤，若能够将存储区域的隔离结构与运算区域的隔离结构间隔设置，在刻蚀过程中，存储区域与运算区域之间的半导体衬底不进行刻蚀工艺，则可以避免存储区域与运算区域之间的半导体衬底收到损伤，也可以避免该损伤给后续工艺造成的良率问题。
[0022] 在实际中，存储区域和运算区域的位置是通过光罩设定的，只有通过光罩的
修改，才能从根本上解决存储区域与运算区域之间的半导体衬底两次刻蚀的问题。因此，本发明提供的光罩具有存储区域隔离结构和运算区域隔离结构，所述光罩具有存储区域隔离结构和运算区域隔离结构定义了半导体衬底上要形成的存储区域隔离结构和运算区域隔离结构的形貌的形状和位置，所述光罩定义的存储区域隔离结构与运算区域隔离结构之间具有间距。作为一个实施例，所述间距的范围为0.1-1微米。
[0023] 后续则以所述光罩为掩膜，形成所述存储区域隔离结构和运算区域隔离结构，所述存储区域隔离结构或运算区域隔离结构的一部分作为存储区域与运算区域之间的隔离结构。
[0024] 下面结合具体实施例对本发明的方法进行说明，请参考图5-图8所示的本发明一个实施例的Flash产品的隔离区域的剖面结构示意图。
[0025] 首先，参考图5，提供半导体衬底100，所述半导体衬底100包括运算区域(图中未标出)和存储区域(图中未标出)，所述存储区域和运算区域之间具有间距，所述间距为0.1-1微米，所述半导体衬底100的运算区域和存储区域对应于光罩(未图示)上的运算区域和存储区域。
[0026] 然后，继续参考图5，进行刻蚀工艺，分别在运算区域和存储区域形成存储区域沟槽110和运算区域沟槽120。
[0027] 接着，继续参考图5，进行填充工艺，在所述所述运算区域沟槽120和存储区域沟槽110中填充介质，形成运算区域沟槽隔离结构和存储区域沟槽隔离结构，所述位于运算区域隔离结构120和存储区域隔离结构110之间的半导体衬底100以及运算区域隔离结构120的一部分(图中运算区域隔离结构120的靠近存储区域的一部分，即虚线右侧的运算区域隔离结构)作为存储区域和运算区域的隔离结构。
[0028] 接着，参考图6，进行化学机械研磨工艺，以使得所述介质层和半导体衬底100的表面平坦化。此步骤中，运算区域和存储区域之间的半导体衬底100由于没有进行刻蚀工艺，因此该部分半导体衬底100的缺陷较少。
[0029] 然后，参考图7在运算区域进行
多晶硅刻蚀工艺，以及参考图8，进行氧化硅层-氮化硅层-氧化硅层刻蚀工艺。在图7和图8的刻蚀工艺中，位于运算区域和存储区域之间的半导体衬底100产生的缺陷较少。
[0030] 综上，本发明在运算区域与存储区域之间预留一间距，该间距所在位置在进行运算区域隔离沟槽刻蚀工艺以及在存储区域隔离沟槽刻蚀工艺中均不进行刻蚀工艺，有效避免该处因为两次刻蚀造成的半导体衬底的损伤，从而防止该半导体衬底损伤引起的良率问题。
[0031] 因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
