集成电路中的可修复IO
专利汇可以提供集成电路中的可修复IO专利检索，专利查询，专利分析的服务。并且本 发明 公开了在集成 电路 （IC）中实现可修复输入/输出（IO）电路的方法和结构。本发明的一个 实施例 包括沿（IC）的右列、左列或内列的可修复（IO）电路。另一个实施例包括沿（IC）的顶行、底行或内行的可修复（IO）电路。在一个实施例中，在（IO） 缓冲器 电路和（IO）寄存器电路之间提供正常和冗余模式路由。在另一个实施例中，在（IO）寄存器电路和至该（IC）的核心区域的路由之间也提供正常和冗余模式路由。一个实施例在可能跨多于一个的行和/或多于一个的（IO） 块 的两个或更多（IO）寄存器之间提供正常和冗余模式路由。一个实施例为不同类型的（IO）寄存器提供正常和冗余模式路由。在一些实施例中，冗余模式（IO）连接与（IC）核心逻辑区域中的冗余模式连接一起位移。在其他实施例中，冗余模式（IO）连接操作来修复（IO）电路，而与（IC）核心区域中的任何冗余方案无关。，下面是集成电路中的可修复IO专利的具体信息内容。
1.一种集成电路，其包括：
多个输入/输出即IO缓冲器电路；
多个IO寄存器电路，其包括备用IO寄存器电路，所述多个IO寄存器电路包括被指派用于第一信号类型的IO寄存器电路和被指派用于第二信号类型的IO寄存器电路；以及多个选择电路，所述多个选择电路中的选择电路耦合到第一IO缓冲器电路和第一IO寄存器电路之间的正常模式路由，并耦合到所述第一IO缓冲器电路和第二IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
2.根据权利要求1所述的集成电路，其中所述IO缓冲器电路、所述IO寄存器电路以及所述选择电路沿所述集成电路的左列、右列或内列布置，并且所述多个IO寄存器电路中的IO寄存器电路耦合到至所述集成电路的核心区域的水平路由。
3.根据权利要求1所述的集成电路，其中至少一些所述IO寄存器电路耦合到所述多个IO寄存器电路中的其他IO寄存器电路，所述集成电路进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到第一IO寄存器电路和第二IO寄存器电路之间的正常模式路由，并耦合到所述第一IO寄存器电路和第三IO寄存器电路之间的冗余模式路由，使得所述第二多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
4.根据权利要求3所述的集成电路，其中所述冗余模式路由是第一冗余模式路由，且所述第二多个选择电路中的选择电路也耦合到第二冗余模式路由，所述第二冗余模式路由在所述第一IO寄存器电路和第四IO寄存器电路之间，所述选择电路可配置为根据所述集成电路中哪个电路有缺陷，在所述第一冗余模式路由和所述第二冗余模式路由之间进行选择。
5.根据权利要求4所述的集成电路，其中在第一冗余模式路由和第二冗余模式路由之间进行的选择取决于有缺陷的电路是在所述集成电路的第一行还是第二行。
6.根据权利要求1所述的集成电路，其中所述第一信号类型包括DQ信号且第二信号类型包括DQS信号。
7.根据权利要求6所述的集成电路，其中第一多个水平路由耦合到相应的第一组IO寄存器电路，第一组包括DQ寄存器电路和至少一个DQS寄存器电路，并且第二多个水平路由耦合到相应的第二组IO寄存器电路，第二组包括DQ寄存器电路，而无任何DQS寄存器电路。
8.根据权利要求7所述的集成电路，其中耦合到特定行的路由的一些组IO寄存器电路包括IO电路的一个块的至少一部分和IO电路的另一个块的一部分。
9.根据权利要求7所述的集成电路，进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到DQS寄存器电路，耦合到至第一水平路由的正常模式路由，且耦合到至第二水平路由的冗余模式路由，使得第二多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
10.根据权利要求1所述的集成电路，其中所述IO缓冲器电路、所述IO寄存器电路以及所述选择电路沿所述集成电路的顶行、底行或内行布置，且所述多个IO寄存器电路中的IO寄存器电路耦合到至所述集成电路的一个或更多核心区域的垂直路由。
11.根据权利要求10所述的集成电路，进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到第一垂直路由和第一IO寄存器电路之间的正常模式路由，并耦合到所述第一垂直路由和第二IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
12.根据权利要求2所述的集成电路，进一步包括：
第二多个输入/输出即IO缓冲器电路；
第二多个IO寄存器电路，其包括备用IO寄存器电路；以及
第二多个选择电路，所述第二多个选择电路中的选择电路耦合到第一IO缓冲器电路和第一IO寄存器电路之间的正常模式路由，并耦合到所述第一IO缓冲器电路和第二IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由；
其中所述第二多个IO缓冲器电路、所述第二多个IO寄存器电路以及所述第二多个选择电路沿所述集成电路的顶行、底行或内行布置，且所述第二多个IO寄存器电路中的IO寄存器电路耦合到至所述集成电路的核心区域的垂直路由。
13.根据权利要求12所述的集成电路，进一步包括第三多个选择电路，所述第三多个选择电路中的选择电路耦合到第一垂直路由和所述第二多个IO寄存器电路中的第一IO寄存器电路之间的正常模式路由，并耦合到所述第一垂直路由和所述第二多个IO寄存器电路中的第二IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且所述第三多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
14.根据权利要求1所述的集成电路，进一步包括第二多个选择电路，所述第二多个选择电路中的选择电路耦合到至所述集成电路的核心区域的第一路由和第二多个IO寄存器电路中的第一IO寄存器电路之间的正常模式路由，并耦合到所述第一路由和所述第二多个IO寄存器电路中的第二IO寄存器电路之间的冗余模式路由，使得如果IO寄存器电路不可用，则可以使用备用IO寄存器电路，且所述第二多个选择电路中的至少某些选择电路能够被配置为选择冗余模式路由而不是正常模式路由。
15.一种包括根据权利要求1所述的集成电路的可编程逻辑器件。
16.一种包括根据权利要求3所述的集成电路的可编程逻辑器件。
17.一种包括根据权利要求10所述的集成电路的可编程逻辑器件。
18.一种包括根据权利要求12所述的集成电路的可编程逻辑器件。
19.一种包括根据权利要求15所述的可编程逻辑器件的数据处理系统。
20.一种包括根据权利要求16所述的可编程逻辑器件的数据处理系统。
21.一种包括根据权利要求17所述的可编程逻辑器件的数据处理系统。
22.一种包括根据权利要求18所述的可编程逻辑器件的数据处理系统。
23.一种配置集成电路的方法，所述集成电路包括可修复输入/输出即IO电路，所述方法包括：
将所述集成电路的多个选择电路配置为，针对在多个缓冲器电路和多个IO寄存器电路之间的相应路由，选择第一IO缓冲器电路和第一IO寄存器电路之间的正常模式路由或所述第一IO缓冲器电路和第二IO寄存器电路之间的冗余模式路由，其中所述多个IO寄存器电路包括被指派用于第一信号类型的IO寄存器电路和被指派用于第二信号类型的IO寄存器电路。
24.根据权利要求23所述的方法，其中IO寄存器电路耦合到水平路由，并完成配置，使得所述多个选择电路中在有缺陷的行和备用行之间的选择电路被配置为选择冗余模式路由。
25.根据权利要求23所述的方法，其中完成配置，使得所述多个选择电路中耦合到IO寄存器电路的、从有缺陷的IO寄存器电路到备用IO寄存器电路的选择电路被配置为选择冗余模式路由。
26.根据权利要求23所述的方法，其中IO寄存器电路耦合到垂直路由，所述方法进一步包括将第二多个选择电路配置为，针对所述多个IO寄存器电路和多个垂直路由之间的相应路由，选择第一IO寄存器电路和第一垂直路由之间的正常模式路由或所述第一IO寄存器和第二垂直路由之间的冗余模式路由。
27.根据权利要求26所述的方法，其中完成配置，使得所述多个选择电路中耦合到IO寄存器电路的、从有缺陷的IO电路到备用IO电路的选择电路被配置为选择冗余模式路由。
28.根据权利要求23所述的方法，其中至少某些所述IO寄存器电路耦合到所述多个IO寄存器电路中的其他IO寄存器电路，所述方法进一步包括将第二多个选择电路配置为在以下之间进行选择：第一IO寄存器电路和第二IO寄存器电路之间的正常模式路由，以及所述第一IO寄存器电路和第三IO寄存器电路之间的冗余模式路由。
29.根据权利要求28所述的方法，其中所述冗余模式路由是第一冗余模式路由，所述方法进一步包括将所述第二多个选择电路配置为在所述第一冗余模式路由和第二冗余模式路由之间进行选择，所述第二冗余模式路由在所述第一IO寄存器电路和第四IO寄存器电路之间。
30.一种集成电路，其包括：
多个输入/输出即IO缓冲器装置；
多个IO寄存器装置，其包括被指派用于第一信号类型的IO寄存器装置和被指派用于第二信号类型的IO寄存器装置；以及
多个选择装置，其被配置为选择第一缓冲器装置和第一IO寄存器装置之间的正常模式路由装置或所述第一缓冲器装置和第二IO寄存器装置之间的冗余模式路由装置。
31.根据权利要求30所述的集成电路，进一步包括：
核心路由装置，其将信号从所述IO寄存器装置路由到所述集成电路的核心区域；以及第二多个选择装置，其可配置为选择所述核心路由装置和所述IO寄存器装置之间的正常或冗余模式路由装置。
32.根据权利要求30所述的集成电路，进一步包括：
第二多个选择装置，其可配置为选择所述IO寄存器装置之间的正常或冗余模式路由装置。
集成电路中的可修复IO
技术领域
背景技术
发明内容
具体实施方式
10v、多个垂直IO寄存器电路块102v、备用垂直IO寄存器电路块102v-s、正常模式路由12和13，以及冗余模式路由12a和13a。
12a在缓冲器块101v-5和寄存器块102v-6之间路由信号；在缓冲器块101v-6和寄存器块
102v-7之间路由信号；在缓冲器块101v-7和备用寄存器块102v-s之间路由信号。冗余模式路由13a在寄存器块102v-6和垂直路由接口103v-5之间路由信号；在寄存器块102v-7和垂直路由接口103v-6之间路由信号；在备用寄存器块102v-s和垂直路由接口103v-7之间路由信号。列c0到c4使用正常模式路由12和13。
103v-5（图2中示出的接口103v-5，但图4中未独立示出）并从其接收信号，且垂直路由接口103v-6将信号发送到寄存器块102v-7中的寄存器电路并从其接收信号。
25 或390625种可能组合。对此存在两种合理的解决方案。第一种简单的解决方案是，禁止DQS信号跨多于一个的冗余区域，这是可行的，因为这些信号通常仅需要跨相对小的范围。第二种解决方案是，在冗余区域之间引入额外层级的冗余复用，使得区域之间的DQS信号将在一组固定的线路上传输，而不管缺陷。
611-4a、611-4b、611-4c、611-4d以及611-4e。所示实施例还包括正常模式路由路径61和
62以及冗余模式路由路径61a和62a。
611-4d和D5a以及611-4d和S5；以及611-4e和D5b。以该方式，从行r2（有缺陷行）到备用行rs的各行下移，使得每行取代其上的行，且在冗余模式中使用备用IO寄存器电路D4f、D5a、D5b以及S5。而且，因为每个行中不存在DQS寄存器，所以额外的选择电路（选择电路例子在其他图中示出，但未在图6中独立示出）被配置为选择冗余模式路径62a（而不是对应的正常模式路径62），用于在下面的DQS电路和水平行路由接口之间进行路由：路由接口
603h-3和DQS寄存器S3；路由接口603h-5和DQS寄存器S4；以及路由接口603h-s和DQS寄存器S5。注意到，对于相关DQ电路（例如，D2f、D3b、D3c、D3d、D3f、D4a、D4b、D4c、D4d以及D4e）和对应的行路由接口（例如，行路由603h-3、603h-4、603h-5以及603h-6）之间的连接，同一路径61被用于正常模式和冗余模式，因为DQ电路的方案从行到行是相同的（每行具有三个）。这仅是DQS电路的方案从行到行改变，因此在DQS电路和行路由接口之间需要有额外的选择电路和冗余模式路径。
765耦合到一起并安装在电路板760上，电路板760包含在终端用户系统770内。数据处理系统（例如系统700）可以包括单个终端用户系统，例如终端用户系统770，或可以包括与数据处理系统一起工作的多个系统。
701可以被配置为处理器740和系统700中的其他部件之一之间的接口。应该注意，系统
700仅是示例性的。
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