诸如存储器件等的集成电路的工作频率逐渐地提高。为了利用这些高 频率，将计算系统设计成以相当的频率沿着它们的总线以及在系统组件之 间传输信号。
在系统组件之间(例如在集成电路之间)以高频发送和接收数据时可 能会遇到一些困难。总线的行为类似于传输线，其中阻抗失配会导致信号 反射和干涉效应。可以利用端接电阻，通过匹配阻抗来使信号反射最小化， 从而在互连上保持信号质量。
诸如双倍数据速率(DDR)动态随机存取存储器件(DRAM)等 的常规存储系统通常具有多点下传(multi-drop)总线架构，用位于母板 上的电阻器来端接该总线架构。在其他常规存储系统中，端接电阻位于集 成电路上。
“片内端接(ODT)”一词是指位于集成电路上的端接电阻器。在初 始化计算系统的时候设置ODT的值。在初始化之后，可以用初始化期间 设置的值来激活或去活ODT。
附图说明
在附图中以举例的方式而非限制的方式示出了本发明的实施例，在附 图中类似的附图标记表示相似的元件。
图1为示出了根据本发明实施例所实现的计算系统的选定方面的示意 性方框图；
图2为示出了根据本发明实施例所实现的计算系统的选定方面的方框 图；
图3为示出了根据本发明实施例的片内端接(ODT)激活和ODT 值选择的选定方面的时序图；
图4A为根据本发明实施例的ODT控制逻辑的选定方面的图表；
图4B为示出了根据本发明实施例的ODT控制逻辑的备选范例的选定 方面的图表；
图5为示出了根据本发明实施例的存储系统内的平衡端接的选定方面 的方框图；
图6为示出了从根据本发明实施例所实现的具有ODT的存储器件读 取的方法的选定方面的流程图；
图7为示出了向根据本发明实施例所实现的具有ODT的存储器件写 入的方法的选定方面的流程图；
图8A和图8B为示出了计算系统的选定方面的方框图。

本发明的实施例总体上涉及用于时分复用动态片内端接的系统、方法 和设备。在实施例中，集成电路在第一时钟期间在其ODT管脚处接收片内 端接(ODT)激活信号。集成电路还在第二时钟期间在其ODT管脚上接收ODT 值选择信号。在一实施例中，集成电路在限定的时间段内防止ODT激活信 号的状态复位，从而实现ODT管脚上的信号的复用。
图1为示出了根据本发明实施例所实现的计算系统的选定方面的示意 性方框图。计算系统100包括控制器102和两个存储器通道104。控制器 102可以是适于至少部分地控制处理器(未示出)和一个或多个集成电路(例 如存储器件)之间的信息传输的任何类型的控制器。在一些实施例中，控 制器102为存储器控制器。控制器102包括片内端接(ODT)控制逻辑106。 如下文进一步所述，在实施例中，ODT控制逻辑106为系统100中的一个或 多个集成电路确定适当的ODT值。
存储器通道104包括存储器模块110，每个存储器模块例如具有两列存 储器件(例如，每边一个)。存储器模块110可以是基于印刷电路板的，该 印刷电路板沿一个边的两侧都具有金手指，以便生成可以插入到承载了系 统的其他组件的另一电路板上的连接器中的双列直插存储器模块(DIMM)。 模块110中组装有存储器件112。存储器件可以是商用型动态随机存取存储 器(DRAM)，例如双倍数据速率(DDR)DRAM。在实施例中，每个模块110包 括两列(例如模块的每侧上有一列)。寄存器114可以为相应的列接收和存 储信息。
在实施例中，经由互连116将控制器102与模块110耦合。互连116 可以包括任意数量的数据线、地址线、芯片选择线和/或其他线。此外，经 由片内端接(ODT)线120将存储器控制器102与每列存储器件耦合。在实 施例中，ODT线120为存储器件112提供ODT激活信号。ODT激活信号是指 为集成电路或一组集成电路激活ODT的信号。如下文进一步所述，ODT线 120还可以为存储器件112提供ODT值选择信号。ODT值选择信号是指标示 期望的ODT值的信号。在一些实施例中，ODT激活信号为存储器件112的整 列激活ODT。类似地，在一些实施例中，ODT值选择信号为存储器件112的 整列选择ODT值。在这样的实施例中，可以将用于列内存储器件的ODT管 脚以菊链方式连接到一起，从而将同样的ODT信号(例如ODT激活信号和 ODT值选择信号)路由到列内的存储器件。
图1中所示的存储器通道、存储器模块和存储器件的数量是示意性的。 本发明的实施例可以具有不同数量的存储器通道、不同数量的存储器模块 和/或不同数量的存储器件。此外，图1中所示的布局和架构是示意性的。 本发明的实施例可以具有不同的布局和/或不同的架构特征。
图2为示出了根据本发明实施例所实现的计算系统的选定方面的方框 图。计算系统200包括通过互连220耦合到一起的存储器控制器210和存 储器件230。在一些实施例中，存储器控制器230为用于计算系统200的芯 片组的一部分，而存储器件230为用于计算系统200的存储子系统的一部 分。存储器件230可以是诸如DDR3同步DRAM(SDRAM)等的DRAM。互连220 宽泛地表示若干不同数据线、地址线和控制线。
存储器控制器210包括输入/输出(I/O)电路212和ODT控制逻辑214。 I/O电路212可以是适于和存储器件230之间发送和接收信息(例如数据、 ODT信号、地址等)的任何I/O电路。在一些实施例中，ODT控制逻辑214 为存储器控制器210和/或存储器件230确定适当的ODT值。例如，ODT控 制逻辑214在读取和写入操作期间都可以动态地为存储器控制器210和/或 存储器件230确定适当的ODT值。以下在图4A和图4B中进一步讨论ODT 控制逻辑214。
存储器件230包括I/O电路232、端接电阻逻辑234和控制逻辑240。 I/O电路232可以是适于和存储器控制器210之间发送和接收信息(例如数 据、ODT信号、地址等)的任何I/O电路。在一些实施例中，端接电阻逻辑 234包括可以被选择性地激活的多个端接脚，以便为I/O电路232动态提供 多个端接电阻。
通过包括(例如)管脚236和238的多个管脚将存储器件230耦合到 互连220。术语“管脚”宽泛地指用于集成电路的电互连(例如集成电路上 的焊盘或其他电触点)。为了易于描述，图2示出了单个的管脚236，但是 应该理解的是，通常使用多个管脚来传输数据、地址、命令(例如读取/写 入管脚)等。在实施例中，管脚238为ODT管脚。ODT管脚是指在一些常规 系统中接收ODT激活信号的管脚。
在实施例中，控制逻辑240使得能够在ODT管脚238上复用(例如时 分复用)两个或更多信号。例如，在一些实施例中，控制逻辑240使得能 够在ODT管脚238上复用ODT激活信号和ODT值选择信号。在一些实施例 中，控制逻辑240可以识别并锁存在ODT管脚238上复用的不同信号中的 每一个。锁存器可以在限定的时间段(例如一定数目的时钟周期)内保持 置位状态，以防止(例如)控制器210对锁存器的状态进行复位。在限定 的时间长度之后，控制逻辑240可以允许状态复位，从而将对ODT管脚的 控制返还给控制器210。
在一些实施例中，控制逻辑240包括ODT激活逻辑242和ODT值选择 逻辑244。ODT激活逻辑242检查ODT管脚238上的ODT激活信号并响应于 接收到ODT激活信号来激活端接电阻逻辑234。在一些实施例中，ODT激活 逻辑242包括锁存器246。锁存器246识别并锁存在ODT管脚238上接收的 ODT激活信号。锁存器246在检测到ODT激活信号之后，可以在限定的时间 段内保持置位状态。例如，在一些实施例中，锁存器在检测到ODT激活信 号之后在两个时钟周期内保持置位状态。由于锁存器246在限定的时间长 度内保持置位状态，因此无须复位ODT激活信号即可在ODT管脚238上接 收其他信号(例如ODT值选择信号)。在一些实施例中，锁存器246保持置 位状态的时间是可以配置的(例如，通过在寄存器中的值中设置一个值)。
ODT值选择逻辑244检测ODT管脚238上的ODT值选择信号，然后(至 少部分地)基于所接收的ODT值选择信号来设置端接电阻逻辑234的电阻 水平。在一些实施例中，在例如系统初始化期间分别用主要和辅助ODT值 来配置寄存器250和252。在图示的实施例中，例如，将寄存器250配置成 具有60欧姆的ODT值，而将寄存器252配置成具有20欧姆的ODT值。在 这种实施例中，DOT值选择逻辑244基于所接收的ODT值选择信号从寄存器 250或252选择ODT值。例如，如果ODT值选择信号是(逻辑)高的，那么 ODT值选择逻辑244可以从寄存器250选择值。类似地，如果ODT值选择信 号是低的，那么ODT值选择逻辑244可以从寄存器252选择值。在一些实 施例中，ODT值选择逻辑244包括锁存器248。锁存器248识别并锁存在ODT 管脚238上接收的ODT值选择信号。锁存器248可以在其检测到ODT值选 择信号之后的限定的时间段内保持置位状态。
图3为示出了根据本发明实施例的ODT激活和ODT值选择的选定方面 的时序图。在图示的范例中，在T1处ODT激活信号被置为有效。在DRAM 1/ 列1(或者简述为D1/R1)和D2/R1的ODT管脚上接收ODT激活信号，如302 所示。在一实施例中，存储系统的DRAM能够对ODT管脚上的两个或更多信 号(例如，利用图2所示的控制逻辑240)进行时分复用。例如，在图示的 实施例中，DRAM识别出T2时在ODT管脚上接收的信号为ODT值选择信号 (304)。在实施例中，如果ODT值选择信号为逻辑高，那么DRAM访问第一 寄存器以获得ODT值(例如图2中所示的寄存器250)。类似地，如果ODT 值选择信号为逻辑低，那么DRAM访问第二寄存器以获得ODT值(例如图2 中所示的寄存器252)。于是，在T1处，DRAM识别出ODT被置为有效，而 在T2处DRAM识别出例如从存储器控制器提供给它们的ODT值选择信号。 利用如308所示的适当值激活每个DRAM的ODT。
在一些实施例中，DRAM在306所示的T3处释放对ODT管脚的控制。例 如，DRAM可以在限定的时间段内锁存ODT激活信号和/或ODT值选择信号， 然后，在限定的时间段结束时，将对ODT管脚的控制返回到存储器控制器。 于是，在T3处，存储器控制器可以判断是否要将ODT激活信号置为无效。 例如，如果ODT管脚上的信号在T3之后变为低，那么DRAM识别出该信号 为正在被置为无效的ODT激活信号。
如312所示，在T8处ODT激活信号被再次置为有效。在一些实施例中， DRAM锁存ODT激活信号并在限定的时间期间内防止信号复位。在ODT管脚 上可以复用两个或更多信号，因为DRAM识别并锁存所接收的信号。例如， DRAM在T9处识别出ODT值选择信号存在于它们相应的ODT管脚上(314)。 在一些实施例中，DRAM在T10处将对ODT管脚的控制返回到(例如)存储 器控制器(如316所示)。于是，存储器控制器可以在T10之后将ODT激活 信号置为无效。
本发明的实施例通过对ODT管脚上接收的信号进行时分复用，而无须 向DRAM添加新的管脚即可支持动态ODT。由于可以动态地选择用于每列存 储器的ODT，因此在存储器通道的端接方面将得到改善了的平衡。例如，图 3示出了到DRAM1和DRAM1的背对背写入(back-to-back write)。在存储 器控制器正在向DRAM1写入时将DRAM1的ODT值动态地设置成60欧姆 (3081)，而在存储器控制器正在向DRAM2写入时将其设置成20欧姆(3101)。 类似地，在存储器控制器正在向DRAM1写入时将DRAM2的ODT值动态地设 置成20欧姆(3082)，而在存储器控制器正在向DRAM2写入时将其设置成 60欧姆(3102)。
图4A为示出了根据本发明实施例的ODT控制逻辑的选定方面的图表。 根据本发明的实施例，表400中示出的ODT控制逻辑可以被存储器控制器 用于动态设置适当的ODT值。需要理解的是，图4所示的构造和数值是为 了例示的目的而选择的。本发明的实施例可以具有与图4中所示的不同的 构造和/或不同的值。在图示的实施例中，存储系统包括两个双列直插存储 器模块(DIMM)，其被表示为DIMM 1和DIMM 2。DIMM 1具有两列存储器件， DIMM 2具有一列存储器件。表400中的每行示出了命令以及与该命令相关 联的ODT值。以行402为例，如果存储器控制器向第1列的DIMM 1(D1/R1) 发出写入命令，那么就把控制器的端接设置成无限大(例如，关闭)，而D1/R1 的ODT值为120欧姆。此外，D1/R2的ODT值为无限大，而D2/R1被设置成 20欧姆。表400中其余的行示出了根据本发明实施例的用于DIMM和存储器 列的各种组合的读取和写入命令的适当ODT值的范例。
图4B为示出了根据本发明实施例的ODT控制逻辑的备选范例的图表。 表410示出了一个范例，其中存储器控制器动态地控制均具有两个DIMM的 两个存储器通道的ODT。第一存储器通道的ODT值由412和414表示。第二 存储器通道的ODT值由416和418表示。需要理解的是，图4B所示的构造 和/或值是为了例示的目的而选择的。本发明的实施例可以包括不同的构造 和/或不同的ODT值。
图5为根据本发明实施例的存储系统内的平衡端接的选定方面的方框 图。存储系统500包括存储器模块(例如DIMM)512和514。模块512包括 列516-518，而模块514包括列520。于是，存储系统500具有2R/1R构造。 需要理解的是，图示的构造仅仅是出于例示的目的，本发明的实施例可以 具有很多种类的构造。图示的每一列包括多个存储器件(例如DRAM)。在一 些实施例中，每个存储器件包括容纳第一ODT值的第一寄存器和容纳第二 ODT值的第二寄存器。给定列中的存储器件可以在它们相应的寄存器中存储 相同的值。于是，例如，可以用它们相应的第一寄存器中的第一ODT值和 它们相应的第二寄存器中的第二ODT值来配置列516中的所有存储器件。
在实施例中，配置列516和518中的存储器件以在第一寄存器中存储 120欧姆的ODT值而在第二寄存器中存储40欧姆的ODT值。配置列520中 的存储器件以在第一寄存器中存储120欧姆的值而在第二寄存器中存储20 欧姆的值。在这样的实施例中，模块512或模块514的有效电阻可以看起 来基本等于20欧姆。需要理解的是，在实践中，本发明的实施例可以包括 很多种类的构造和/或很多种的ODT值。
图6为示出了从根据本发明实施例所实现的具有ODT的存储器件读取 的方法的选定方面的流程图。在602初始化计算系统。初始化计算系统可 以包括导入系统、从低功率状态为系统加电、复位系统(或系统一部分) 等。
参考流程方框604，对计算系统的存储器的各方面进行初始化。在一些 实施例中，计算系统的基本输入/输出系统(BIOS)管理初始化的各方面。在 其他实施例中，计算系统的存储器控制器管理初始化过程的各方面。初始 化过程可以包括在存储系统之内的每个存储器件的一个或多个寄存器中设 置ODT值。例如，对于每个存储器件，可以在第一寄存器中设置第一ODT 值，而在第二寄存器中设置第二ODT值。
初始化过程之后，如606所示，计算系统可以从存储系统读取数据或 向存储系统写入数据。如果存储器控制器发出写入命令(610)，那么如612 所示，该流程在图7中继续。或者，如果存储器控制器发出读取命令，那 么该流程在608处继续。在一些实施例中，可以如609所示，在从存储器 列读取数据之前将存储器控制器的ODT设置成适当值。在图示的范例中， 有两列(分别由614和620表示)，可以将读取命令指向任一列。为了易于 描述，图6中所示的流程循着将读取命令指向列2的情形进行下去。于是， 分别如616和618所示，可以(但不是必须)将列1的ODT去活，使得列 1不具有端接。需要理解的是，用于从列1读取的流程可以基本上类似于用 于从列2读取的流程。
参考流程方框622，存储器控制器(或其他集成电路)将ODT激活信号 置为有效。在一些实施例中，存储器控制器至少部分地基于ODT控制逻辑 (例如图2中所示的ODT控制逻辑214)而将ODT激活信号置为有效。列2 的存储器件检测到ODT激活信号被置为有效。在一些实施例中，每个存储 器件包括控制逻辑(例如图2中所示的控制逻辑240)，用于检测ODT管脚上 的ODT激活信号。存储器件中的控制逻辑可以在限定的时间段内锁存ODT 激活信号，在该时间段中拒绝对锁存器的状态进行复位。
参考流程方框624，存储器控制器为列2中的存储器件选择ODT值。例 如，存储器控制器可以向列2中的每个存储器件发送ODT值选择信号。或 者，存储器控制器可以向列2发送ODT值选择信号，列2又可以将该信号 分配到该列内的每个存储器件中。存储器件可以在它们相应的ODT管脚上 接收ODT值选择信号。于是，在一些实施例中，在ODT管脚上对ODT激活 信号和ODT值选择信号进行时分复用。
响应于接收到ODT激活信号和ODT值选择信号，存储器件可以提供适 当水平的端接。接下来，存储器控制器可以从列2读取一串数据。参考流 程方框626，完成读取脉冲串的操作。在一些实施例中，在限定的时间段之 后，存储器件允许复位它们的内部控制逻辑的状态(例如ODT激活状态和/ 或选定的ODT值)。如628所示，存储器控制器将ODT端接去活。
图7为示出了向根据本发明实施例所实现的具有ODT的存储器件写入 的方法的选定方面的流程图。参考流程方框702，对系统进行初始化。初始 化计算系统可以包括导入系统、从低功率状态为系统加电、复位系统(或 系统的一部分)等。在一些实施例中，可以在向一列存储器写入数据之前 将存储器控制器的ODT去活。在备选实施例中，可以在向该列存储器写入 数据之前将存储器控制器的ODT设置成适当值。
为了易于描述，图7所示的实施例包括分别如附图标记706和720所 示的两列。不过需要理解的是，本发明的实施例可以具有更多列的存储器 或更少列的存储器。为了易于描述，以下描述与向列1写入相关的流程。 需要理解的是，向列2写入的流程可以基本与向列1写入的流程类似。
参考流程方框708，存储器控制器确定是否激活列2的ODT。例如，存 储器控制器可以实施ODT控制逻辑以判断是否以及何时激活一列或多列存 储器的ODT。如果存储器控制器决定不使用ODT，那么如710所示，它可以 将列2的ODT去活。
或者，如712所示，存储器控制器可以通过将ODT激活信号置为有效 来为列2中的每个存储器件激活ODT。在一些实施例中，列2中的每个存储 器件包括控制逻辑，以便识别并锁存可以在每个存储器件的ODT管脚上接 收的ODT激活信号。控制逻辑可以在限定的时间段内防止锁存器复位，从 而可以在ODT管脚上复用两个或更多信号。
参考流程方框714，存储器控制器为列2中的存储器件选择ODT值。在 一些实施例中，存储器控制器至少部分地基于ODT控制逻辑(例如参见图 4A和图4B)做出选择。存储器控制器可以在发送ODT激活信号的同一根线 上将ODT值选择信号置为有效。列2中的每个存储器件都可以在接收到ODT 值选择信号时识别并锁存它。存储器件可以响应于接收到ODT激活信号和 ODT值选择信号而激活适当水平的端接。
存储器控制器可以在存储器件已经激活适当水平的端接之后向列2写 入(例如在写入脉冲中)数据。参考流程方框716，完成写入脉冲。在一些 实施例中，在限定的时间段之后，存储器件将对复位ODT激活状态的控制 返回。参考流程方框718，存储器控制器将ODT激活信号去活。流程方框 722-732示出了向列2写入的流程的各方面。未对该流程做进一步详细描述， 因为它基本与向列1中写入的流程相同。
图8A和图8B为分别示出了计算系统800和900的选定方面的方框图。 计算系统800包括与互连820耦合的处理器810。在一些实施例中，可以互 换地使用术语处理器和中央处理单元(CPU)。在一个实施例中，处理器810 是可以从Santa Clara，California的Intel Corporation获得的 处理器系列中的处理器。在备选实施例中，可以使用其他处理器。在另一 个备选实施例中，处理器810可以包括多个处理器内核。
在一个实施例中，芯片830是芯片组的组件。互连820可以是点到点 互连，或者它可以连接到(例如芯片组的)两个或更多芯片。芯片830包 括可以与主系统存储器(例如，如图1所示)耦合的存储器控制器840。在 备选实施例中，存储器控制器840可以与处理器810位于同一芯片上，如 图8B所示。
存储系统844可以为计算系统800(和计算系统900)提供主存储器。 在一些实施例中，存储系统844中的每个存储器件846包括控制逻辑848。 控制逻辑848使得存储器件846能够在例如ODT管脚上复用两个或更多信 号。此外，存储器控制器840可以包括ODT控制逻辑842。在一些实施例中， ODT控制逻辑842使得存储器控制器840能够为存储系统844中的存储器件 确定适当的ODT值。
输入/输出(I/O)控制器850控制处理器810和一个或多个I/O接口(例 如有线和无线网络接口)和/或I/O装置之间的数据流动。例如，在图示的 实施例中，I/O控制器850控制处理器810和无线发射机和接收机860之间 的数据流动。在备选实施例中，存储器控制器840和I/O控制器850可以 被集成到单个控制器中。
也可以将本发明实施例的元件提供为用于存储机器可执行指令的机器 可读介质。该机器可读介质可以包括，但不限于闪速存储器、光盘、致密 盘只读存储器(CD-ROM)、数字多用/视频盘(DVD)ROM、随机存取存储器 (RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器 (EEPROM)、磁卡或光卡、传播介质或其他种类的适于存储电子指令的机器 可读介质。例如，可以将本发明的实施例作为计算机程序下载，可以经由 通信链路(例如调制解调器或网络连接)通过体现在载波或其他传播介质 中的数据信号的形式而从远程计算机(例如服务器)将该计算机程序传输 到请求计算机(例如客户机)。
需要理解的是，在该说明书中通篇所提到的“一个实施例”或“实施 例”表示在本发明的至少一个实施例中包括结合实施例所描述的特定特征、 结构或特性。因此，需要强调且应当理解的是，在该说明书的各个部分中 两次或更多次提到的“实施例”或“一个实施例”或“备选实施例”未必 都指同一实施例。此外，如果适当，可以在本发明的一个或多个实施例中 组合特定的特征、结构或特性。
类似地，应当理解，在本发明实施例的以上描述中，为了使公开内容 流畅简洁以辅助理解本发明各方面中的一个或多个方面，有时将各个特征 组合在单个实施例、附图或其描述中。不过，不应将这种公开方法理解为 反映这样的发明，即所要求保护的主题需要比每个权利要求中明确表达的 更多的特征。相反，如以下权利要求所反映的，本发明的各方面体现在少 于单个上文所公开的实施例的所有特征上。于是，在此将附在详细描述之 后的权利要求明确地并入该详细描述中。