高速接收器电路和方法
阅读：61发布：2020-05-13
专利汇可以提供高速接收器电路和方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了GPA 实施例 。在一些实施例中，提供了具有负电容单元的GPA级。，下面是高速接收器电路和方法专利的具体信息内容。
1.一种芯片，包括：
增益峰化放大器(GPA)级，其包括
(i)源极退化跨导级(SDG-Gm)，其具有作为GPA级输入的输入；
(ii)跨阻抗放大器(Tia)，其具有作为GPA级输出的输出；以及
(iii)负电容单元(NCU)，其用于将所述SDG-Gm耦合到所述Tia。
2.根据权利要求1所述的芯片，其中，所述Tia包括至少一个LC谐振电路。
3.根据权利要求2所述的芯片，其中，所述至少一个LC谐振电路包括双谐振(LC-LC)电路，所述双谐振电路耦合到所述SDG-Gm作为从所述Tia到所述SDG-Gm的负反馈路径的部分。
4.根据权利要求1所述的芯片，其中，所述负电容单元包括(i)交叉耦合的晶体管，每个晶体管都具有输出，以及(ii)耦合在所述晶体管输出之间的电容器。
5.根据权利要求4所述的芯片，其中，所述Tia包括第一反相器和第二反相器，所述第一反相器和所述第二反相器均具有耦合在所述反相器的输入与输出之间的双谐振电路(LC-LC)。
6.根据权利要求5所述的芯片，其中，所述NCU的所述交叉耦合的晶体管具有耦合到所述Tia的反相器输入的输入。
7.根据权利要求1所述的芯片，其中，所述GPA级是级联在一起以形成复合GPA放大器的三个GPA级的其中之一。
8.根据权利要求7所述的芯片，其中，每级中的所述NCU用来消除在所述SDG-Gm电路的输出处的内部节点上的电容。
9.根据权利要求8所述的芯片，其中，每级中的所述NCU都具有作为相关联的SDG-Gm的负载而耦合的受控电流源。
10.根据权利要求7所述的芯片，其中，所述复合GPA被配置为Cherry-Hooper放大器。
11.根据权利要求7所述的芯片，其中，所述复合GPA具有用于控制所述GPA级的至少其中之一的输出偏移的至少一个控制单元。
12.根据权利要求11所述的芯片，其中，所述至少一个控制单元用于控制输出偏移要被校正的所述GPA级的所述NCU中的电流电平。
13.根据权利要求7所述的芯片，还包括数字检测器，其用于处理上升沿对齐分布，以调整所述GPA级中的一个或多个的输出偏移。
14.根据权利要求7所述的芯片，还包括数字检测器，其用于处理上升沿对齐分布，以调整所述GPA级中的一个或多个的输出偏移。
15.根据权利要求7所述的芯片，其中，每级都具有Tia，所述Tia具有可调整的双谐振电路，以使每级的频率响应都能够被调整。
16.一种计算平台，包括：
第一芯片，其具有接收器，以从经由传输线路耦合到所述第一芯片的第二芯片接收比特流；
所述接收器包括复合GPA和数字检测器，所述复合GPA用于接收所述比特流，所述数字检测器耦合到所述复合GPA的输出，以对所述比特流进行数字处理并且向所述复合GPA提供反馈，以调整所述复合GPA的一个或多个参数，所述复合GPA具有至少一个负电容器单元(NCU)。
17.根据权利要求16所述的平台，其中，所述数字检测器控制用于偏移校正和数字均衡的GPA参数。
18.根据权利要求17所述的平台，其中，所述数字检测器具有用于分析时钟沿分布以控制所述复合GPA中的一个或多个级中的输出偏移校正的逻辑。
19.根据权利要求17所述的平台，其中，所述数字检测器使用单元间隔(UI)时钟边装箱来控制所述复合GPA的均衡参数。
高速接收器电路和方法
技术领域
[0002] 在附图的图中通过示例的方式而非限制的方式示出了本发明的实施例，在附图中，相似的附图标记指代相似的要素。
[0003] 图1显示了具有三个级联级的常规复合增益峰化放大器(GPA)。
[0004] 图2显示了用于图1的复合GPA的常规gm-RL GPA级。
[0005] 图3是根据一些实施例的显示单个GPA增益级的示图。
[0006] 图4显示了根据一些实施例的由三个级联GPA级形成的复合GPA放大器。
[0007] 图5显示了根据一些实施例的具有自适应均衡和诸如图4的放大器之类的复合放大器的接收器。
[0008] 图6是根据一些实施例的更详细地显示图3的GPA级的电路。
[0009] 图7是根据一些实施例的显示用于复合放大器中的GPA的偏移控制拓扑结构的示图。
[0011] 图9显示了根据一些实施例的GPA偏移检测的真值表。
[0012] 图10A和10B示出了根据一些实施例的用于使用复合GPA来使频率响应成形的第一模式和第二模式。
[0013] 图11显示了根据一些实施例的用于LC-LC双谐振电路的电路布局实施方式。
[0014] 图12显示了根据一些实施例的用于级联的SDG-Gm和LC-Tia块的AC等效电路。
[0015] 图13显示了根据一些实施例的用于负电容单元和输入导纳的AC等效电路。
[0016] 图14显示了根据一些实施例的用于级联的SDG-Gm和LC-Tia块的AC等效电路，并且SDG-Gm和LC-Tia块包括负电容单元。
[0017] 图15是根据一些实施例的显示具有复合GPA和利用装箱的边沿均衡的接收器的示图。
[0018] 图16A是根据一些实施例的显示具有理想均衡的过零分布图的示图。
[0019] 图16B是根据一些实施例显示的具有过度均衡的过零分布图的示图。
[0020] 图16C是根据一些实施例显示的具有不足均衡的过零分布图的示图。
[0021] 图17是根据一些实施例的显示UI装箱标准的图表。
[0022] 图18显示了根据一些其它实施例的显示UI装箱标准的图表。
具体实施方式
[0023] 串行I/O接口正在以不断增大的速度被驱动。例如，芯片至芯片通道可以以28Gb/s或更高的速率进行操作。由于严重的传输线路损耗和相当大的信号反射，这种通道对于串行I/O设计变得更有挑战性。其对于设计并实施诸如通常用于高频串行I/O接收器中的增益峰化放大器(GPA)等的接收器放大器尤其有挑战性。(GPA有时也被称为CTLE，连续时间线性均衡放大器)。
[0024] 图1显示了具有三个级联级的常规复合增益峰化放大器(GPA)，并且图2显示了常规GPA级电路实施方式。如图2所示，可以利用Gm-RL拓扑结构来设计这种现有GPA解决方案。不幸的是，这种电路具有许多限制。可获得的GPA增益-带宽乘积，其作为放大器的最大速度能力的指示，主要由输出RC时间常数，即RL*Cout来确定，其中，Cout是输出负载和总寄生。跨导(Gm或gm)与项IR*W/L(W和L分别对应于所用晶体管的宽度和长度)的平方根成比例。因此，需要偏置电流IR和器件尺寸W/L中的相当大的增量来做出实质的gm变化。
[0025] 此外，RL还受到输出DC共模电平的条件的限制，以确保差动对放大器的足够的饱和裕量(输出DC＝Vcc-RL*IR)。两个级联的相同增益级给出了36％的带宽减小，而三个级联的相同增益级给出了48％的带宽减小。
[0027] 图3显示了根据一些实施例的GPA级。该GPA电路包括如图所示地耦合的源极退化跨导级(SDG-Gm)、负电容单元(Negative-Cap)和具有LC谐振电路的跨阻抗级(LC-Tia)。每级中的负电容单元用来消除SDG-Gm部分的输出处的内部节点上的电容，这允许提升放大器级的增益。例如，这与图2的现有技术GPA级相反，现有技术GPA级使用输出电压RL负载。具有内部设置的负电容单元的GPA级反而使用例如NMOS器件的受控器件作为具有高输出阻抗的电流源。
[0028] 为了获得大的(如果不是最大的)增益峰化性能，可以由级联在一起的这些级中的两个或更多级来形成复合GPA。例如，图4显示了Cherry-Hooper放大器拓扑结构中的级联在一起这些级中的三个级，该放大器拓扑结构具有用于控制增益参数的控制信号(Vcnt)，以改进整个放大器的总体增益-带宽响应。因此，图4的复合(Cherry-Hooper型)放大器与由现有技术GPA级中的简单地级联在一起的三个级形成的放大器不同。
[0029] 图5是具有速度增强的均衡技术的接收器的方框图，该接收器采用如本文中所公开的具有负电容单元并且具有偏移和共模控制的GPA级。在功能上，所公开的全速增益峰化放大器(GPA)级可以提供CTLE的第一级，以更好地控制数据眼图的开口，并且因此维持随后的数字均衡(例如，DFE和CDR块)中的适当操控。可以控制GPA以通过提升输入数据的高频强度、并且还通过在需要时抑制低频分量来补偿输入传输通道的总体低通频率响应特性并且减轻符号间干扰(ISI)效应。足够的带宽和增益峰化特性(即增益量和增益斜率相对于频率)可以用于获得良好的GPA设计。
[0030] 图6示出了用于图3的单个GPA增益级的可能的电路实施例。基本上，SDG-Gm和LC-Tia块被形成为具有Cherry-Hooper拓扑结构的RC退化放大器，以支持高频均衡。并联负电容单元用于使SDG-Gm部分与LC-Tia块之间的寄生电容最小化，并且其进一步提升了GPA增益级的AC性能。LC-LC块用作由Mp5/Mn3和Mp6/Mn4形成的反相器的反馈元件。它们对应于彼此串联的谐振电路(例如参见用于示例性IC芯片实施方式的图11)。
[0031] 在SDG-Gm块中，可变电容(VarC)和可变电阻(VarR)都用于控制接收器均衡。用于控制VarC的信号确定操作频带上的GPA AC增益斜率。通常期望产生与传输线路的逆传递函数匹配的AC响应。可变电阻器(VarR)设定低频增益并且提供最大峰值增益与低频增益的适当比例。可变电阻器网络(VarR)的两个电阻器串之间的探测端子vcm用于进行先前级联的增益级上的输出共模检测。
[0032] 如图所示，所描绘的负电容单元由具有分路电容器的交叉耦合的NMOS电路形成。负电容单元用来消除SDG-Gm与LC-Tia块之间的寄生电容。(同样参见用于单独的以及集成到SDG-Gm和LC-Tia块中的负电容单元的AC分析的图12-14)。
[0033] NMOS器件(Mn1和Mn2)被偏置在标称DC电流，但另一方面，NMOS器件还受到端子Vos1和Vos2控制，以校正LC-Tia输出端口的Vout处的输出偏移电压。在电源开启并且接收器处于校准模式时，尽可能快地首先(即使并不总是)完成该偏移校正方案。
[0034] 在负电容块中，两个P型电流镜(Mmr1和Mmr2)用于对交叉耦合的PMOS器件(Mp3和Mp4)进行偏置，并且还用于调整LC-Tia输出端口处的输出共模电压Vout的DC电平。Voctr信号控制负电容单元的偏置电流，并且因此控制峰化增益并且还控制总体复合GPA放大器的增益/带宽。
[0035] 在LC-Tia块中，包含了具有局部反馈(跨它们的输入和输出的LC-LC)的一对CMOS反相器。在反馈路径中利用了受控电阻器和双LC谐振电路(例如，图11的LC/LC单元)，用于热和工艺变化补偿以及高频增益峰化。
[0036] 可以选择不同的电感和电容值来在LC/LC单元处获得双谐振频率，以加宽GPA增益级中的每一个的增益峰化特性。对于三级GPA，利用LC组合的三个不同值来设计LC/LC单元的三个不同谐振频率，从而可以优化总体AC增益峰化特性，以使其与传输线路的期望的逆传递函数匹配。(在图10A和10B中可以看到这种增益峰化的说明，其显示了三个级联的增益级中的每一个的贡献。图10A显示了用于使复合GPA的传递响应成形以与传输线路逆向匹配的第一模式。图10B显示了第二模式，其简单地使目标频率区最大化。注意，虚线(用于目标峰值增益频率)略微移动到实际峰值的左侧以解释PVT不一致性。)[0037] 在一些实施例中，利用位于具有串联电阻器的反馈路径中的LC/LC单元来实施LC-Tia块。为了节省芯片面积，可以利用如图11所示的单个差动电感器模板(例如，布局p单元)来实施一个单个LC/LC单元中的两个电感器。在该实施例中，电感器的每个腿并联连接到变容二极管C1(或C2)作为双谐振LC/LC电路的一半。
[0038] 图7是根据一些实施例的复合＝GPA的简便表示。其显示如何在复合放大器的三个后续增益级上检测每个增益级的输出共模电压。在一些实施例中，可以重复使用相同的差动对电路作为共模反馈网络的部分，以避免高速数据路径上的额外负载。如该图所示，可以使用用于输出共模稳定的DC控制方法。该输出共模反馈(CMFB)网络可以基于如下来设计：(i)避免至高速数据路径上的额外负载，以及(ii)在不引入由于使用附加CMFB电路而引起的器件不匹配错误的情况下探测真正的电路路径。偏移电压校正可以在第一增益级的输入端口处完成，或者可以在每个个体增益级处进行校正。
[0039] 图8A到8C呈现了偏移电压检测概念。基本上，首先(如果不是唯一的)在接收器的通电校准循环中执行个体级偏移校正，其中可以逐级校准输出偏移级。在接收器的正常操作模式中，可以使用数据过渡边沿(上升/下降沿)分布(在眼图处呈现)的方法来在采样器处检测整个GPA的实时偏移电压。可以基于图8A-8C来在接收器的数字部分中(或其它位置)操作偏移控制例程以控制偏移(使用图6中的Vos1和Vos2端子)，以使上升沿和下降沿分布充分对齐，如图8A所示。对齐例程基于上升沿/下降沿相对于相位内插(PI)时钟边沿的分布分析来确定偏移极性。校正信号(Vos1和Vos2)然后可以反馈回到输入偏置电路，用于进行偏移校正。该偏移电压校正控制旨在按照bang-bang方案来进行操作。图9的图表是数据过渡边沿相对于偏移电压极性的可能的条件的真值表。参考图6和7，在Vocmm1和Vocmm2处拾取共模电压并且将共模电压馈送到低通滤波器(LPF)中。用于前级的共模控制信号由来自每个后续级的LPF输出产生，以控制负电容单元中的电流电平。统计分析的分布指示偏移是否为正，导致差Vos1-Vos2控制GPA级以使其更负，反之亦然。
[0040] (注意，一个数字检测电路(图5的右半部分)可以用于如上所述的偏移校正、并且可以用于本公开内容稍后论述的数字均衡。)
[0041] 参考图12，将呈现不包括负电容单元的级联的SDG-Gm和LC-Tia块的AC分析。可以如本文所示地导出传递函数和有效带宽，从级联的SDG-Gm和LC-Tia的一阶AC传递函数开始：
[0042]
[0043] 其中，
[0044] 并且gmTIA＝gmP2+gmN2
[0045]
[0046]
[0047] 注意：
[0048] 不包括负电容单元的近似有效带宽(主导极点)可以被表示为：
[0049]
[0050] ω对于Zf*Cout不太敏感。
[0051] 图13显示了负电容单元的AC等效电路。输入导纳Yin被导出并且可以被表示为等效电阻Req和等效电容Ceq。输入导纳Yin＝Req+Ceq，并且Req和Ceq可以被如下表示：
[0052]
[0053] 并且
[0054] 图14显示了组合的两个AC等效电路。如图可见，由于包含负电容单元，所以可以改进每个个体GPA增益级的AC性能。Ceq减小了总Cgs的寄生(PMOS和NMOS二者以及其它附加的寄生)。另外，Req呈现为负电阻，其同样有益于减小LC-Tia的输入电阻，因为由SDG-Gm产生的AC电流信号可以更有效地耦合到LC-Tia块中。因此，可以利用包含负电容单元来进一步增强GPA增益级的AC性能。
[0055] 在一些实施例中，在Cherry-Hooper拓扑结构中设计的所公开的复合GPA电路可以具有各种益处。例如，它们可以支持至少28GB/s的数据速率运算，因为它们的有效带宽对于输出RC时间常数不太敏感。因此，这种设计可以作为高带宽实施方式，即使Zf被设计为高阻抗(或高电阻)。在大多数情况下，这与常规Gm-RL设计相比将是改进，在常规Gm-RL设计中，带宽与负载(RL)成反比。
[0056] 另外，一些设计在电容负载上可以具有较高驱动能力。一些设计在它们的级为级联时还可以具有较小的带宽减小。它们还可以具有较低的功耗，例如，因为相较于先前的设计，这些设计可以提供更高的增益，因而存在更多的裕量可以用于功耗与AC增益之间的权衡。
[0057] 同样，在一些实施例中，利用饱和增益可能具有较小的频率范围。例如，使用双谐振LC/LC单元提供了指向增益响应。因此，用于饱和增益的频率区(小增益斜率区)可能大体上小于先前设计。
[0058] 同样，利用一些实施例，在增益峰化调整上可能存在至少两个可用操作模式。如图10A和10B所示，在接收器均衡设计中有两个增益峰化受控模式可用，在高速接收器开发中提供了更多的灵活性。此外，利用一些设计，例如使用数据过渡边沿的统计分布的数字偏移电压检测，可以在数字域中进行偏移电压检测，提供了能够提供相对于PVT变化的改进的抗扰性的切实可行的方案。可以由本文中公开的各自实施例提供这些及其它益处。
[0059] 使用边沿UI装箱的数字均衡
[0060] 在以下部分中并且参考图15-19，将论述用于数字均衡的(例如，用于如上所述的复合GPA的)过渡边沿装箱技术。本文中论述的技术可以用于基于接收器的自适应连续时间线性均衡器(CTLE)放大器中，例如图5和15中所示的。
[0061] 图15是根据本文公开的一些实施例的显示均衡(EQ)方法的顶层方框图。在第一实施例中，CTLE构造中的边沿均衡可能仅需要一个VGA增益控制回路，并且在第二实施例中，CTLE构造中的边沿均衡可以包括两个VGA增益控制回路，一个具有峰值增益控制并且另一个具有低频增益控制。
[0062] 由于第一实施例也是第二实施例的部分，将首先描述第一实施例。参考图15，可以按照以下方式来描述边沿均衡的基本操作。
[0063] 发射器(Tx)通过信道(T线路)将数据信号发射到接收器或VGA输入。由于ISI效应，VGA输入处的眼图被降级。为了正确地处理来自Tx的输入数据信号，需要进行信号均衡以通过补偿信号的高频分量来增强眼图开口。具有源极退化拓扑结构的VGA用于执行波形调节功能。然后增强数据信号的幅度和过渡边沿斜率，并且还反过来移动了脉冲边沿的过零分布。
[0064] 利用所描绘的均衡器，采用了本文中被称为“装箱”的技术。利用装箱，单独的计数器可以用于对被表征为1B(位单元间隔)、XB或其它的不同数据和边沿样本进行计数。(位单元间隔是单个位的周期，即，检测的或假定的比特率的倒数。例如，如果假定2.5GB/s方案，则1B会是40皮秒。因此，如果边沿被评估为在最后一个边沿之后80皮秒到达，则将其分类为2B边沿，160皮秒边沿会是4B边沿，等等。)利用所描绘的数字检测器，使用了三个升/降计数器：一个用于1B边沿，一个用于X(任意整数)边沿，并且一个用于1B和XB边沿。
[0065] 图16A到16C示出了针对理想均衡(16A)、过度均衡(16B)和不足均衡(16C)的计数边沿分布。在这些分布图中，包括下降沿，其包括来自1-UI(1B)脉冲的边沿、来自除了1-UI脉冲以外的多个UI(x-UI或XB)脉冲的下降沿、以及来自任何脉冲(即1-UI和x-UI的组合)的总体边沿(全-UI)。
[0066] 当眼图是理想的(图16A)时，无需均衡，并且1-UI、x-UI和全-UI的边沿分布将彼此全都排成一行。全-UI分布的中心还应与PI边沿时钟对齐。基本上，这从统计观点来看将保持正确，即使PI时钟的相位被CDR连续调整。如果对于与PI边沿时钟相比较早的边沿，检测输出被指定为“-1”，并且对于较晚边沿的情况，检测输出被指定为“+1”，可以通过使用升降计数器(UDC)来量化所检测的边沿分布。理想地，升/降计数器对于全-UI边沿分布应给出0-计数结果。
[0067] 在图16B和16C中，示出了针对不同ISI条件的边沿分布。图16B显示了过均衡情况的边沿分布，在该情况下，突出了全-UI与1-UI之间以及全-UI与x-UI之间的UDC增量作为识别CTLE回路的过均衡条件的标准。图16C中类似地呈现了用于识别不足均衡条件的检测标准。
[0068] 从电路操作的角度来看，如图15的方框图所示，使用两个采样器(数据和脉冲)来在数据脉冲的中心和边沿处进行采样操作。然后这些采样器的结果被加载到两个寄存器中用于进行进一步处理。
[0069] 数据和边沿样本不仅用作用于CDR的相位检测器，还确定数据边沿与PI边沿时钟之间的相对应的边沿出现时序关系。图17的表显示了根据一些实施例的该1-UI相对于x-UI的装箱标准的真值表。
[0070] 在前述的第二实施例中(两个控制回路)，包含了两个额外的幅度误差采样器(图15的Error-1和Error-2采样器)。在图18的表中显示了利用幅度误差检测的相对应的装箱标准。
[0071] 在前述描述及随后的权利要求中，以下术语应被如下解释：可以使用术语“耦合”和“连接”以及其衍生词。应该理解，这些术语并不是要用作彼此的同义词。事实上，在特定实施例中，“连接”用于指示两个或更多元件彼此直接物理或电接触。“耦合”用于指示两个或更多元件相互合作或相互作用，但它们可以或可以不直接物理或电接触。
[0072] 术语“PMOS晶体管”指代P型金属氧化物半导体场效应晶体管。类似地，“NMOS晶体管”指代N型金属氧化物半导体场效应晶体管。应该领会，在使用术语“MOS晶体管”、“NMOS晶体管”或“PMOS晶体管”时，除非由它们的使用的性质来明确指示或规定，否则以示例性方式来使用这些术语。它们包含MOS器件的不同种类，包括具有不同VT、材料类型、绝缘体厚度、(多个)栅极构造(仅列举几个)的器件。此外，除非被具体称为MOS等，否则术语晶体管可以包括现今已知的或尚未开发的其它适合的晶体管类型，例如，结型场效应晶体管、双极结型晶体管、金属半导体FET、以及各种类型的三维晶体管、MOS或其它类型。
[0073] 本发明不限于所述实施例，而是可以在所附权利要求的精神和范围内利用修改和改变来实践本发明。例如，应该领会到，本发明适用于所有类型的半导体集成电路(“IC”)芯片内。这些IC芯片的示例包括但不限于，处理器、控制器、芯片集部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等。
[0074] 应该领会到，在一些附图中，用线来表示信号导体线路。一些线可以较粗以指示更多成分的信号路径，一些线可以具有数字标记以指示成分信号路径的编号，和/或一些线可以在一端或多端具有箭头以指示主要信息流动方向。然而，这不应以限制的方式来解释。事实上，这种附加的细节可以结合一个或多个示例性实施例来使用，以有助于更容易理解电路。任何所表示的信号线路，不管是否具有附加信息，实际上都可以包括可以在多个方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信号，例如，利用差动对实施的数字或模拟线路、光纤线路和/或单端线路。
[0075] 应该领会到，可能已经给出了示例性尺寸/模型/值/范围，尽管本发明不限于此。由于制造技术(例如，光刻)随着时间而发展成熟，所以预期可以制造更小尺寸的器件。另外，在附图中可以或可以不显示至IC芯片或其它组件的公知的电源/地连接，以简化说明和论述，并且为了不使本发明难以理解。此外，可以以框图形式示出布置，以避免使本发明难以理解，并且这也考虑了以下事实，即关于这种框图布置的实施方式的细节高度取决于将要实施本发明的平台，即，这种细节应该完全处于本领域技术人员的理解范围内。在阐述了具体细节(例如，电路)以描述本发明的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本发明。因此，描述被认为是说明性的而不是限制性的。
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