背景技术
[0001] 对于许多集成
电路(IC)芯片，例如
微处理器芯片，最小工作电源(例如VCCmin)可能是推动低功率工作中的限制因素。降低最小工作电源可能产生明显的功率降低。在许多芯片中，降低最小电源参数还可能增加遇到无法纠正的差错(error)的概率，因此通常需要寻求一种平衡。许多芯片的最小电源参数往往随时间稳定增加。因此，可采用对于最小电源参数的大防护频带(即随时间的降低的容差)。然而，这样一种防护频带的使用可能迫使所有部件(例如一批)消耗不必要的功率。
发明内容
[0002] 根据本发明的第一方面，提供了一种芯片，包括：
[0003] CPU，包括：
[0004] 高速缓存电路，具有多个存储单元，所述高速缓存电路提供指示来自所述高速缓存的单元差错的差错
信号；
[0005] 电源调节器电路，与所述高速缓存电路耦合以对它供电；以及差错处理电路，与所述电源调节器耦合，以根据所述差错信号来控制提供给所述高速缓存电路的功率。
[0006] 根据本发明的第二方面，提供了一种方法，包括：
[0007] 监测来自与CPU相关联的高速缓存的差错信息；以及
[0008] 根据所监测的差错信息来控制所述CPU的电源电平。
[0009] 根据本发明的第三方面，提供了一种电路，包括：
[0010] 高速缓存电路，具有多个存储单元，所述高速缓存电路提供指示错误比特的
位置的差错信号；
[0011] 电源调节器电路，与所述高速缓存电路耦合以对它供电；
[0012] 差错处理电路，与所述电源调节器耦合，以控制待提供给所述高速缓存电路的功率；以及
[0013] 差错日志电路，与所述高速缓存耦合以接收所述差错信号，以及与所述差错处理电路耦合以为其提供唯一的错误比特位置的计数，所述差错处理电路根据所述计数来控制待提供给所述高速缓存的功率。
[0014] 根据本发明的第四方面，提供了一种
计算机系统，包括：
[0015] (a)CPU，包括：具有多个存储单元的高速缓存电路，所述高速缓存电路提供指示来自所述高速缓存的单元差错的差错信号；电源调节器电路，与所述高速缓存电路耦合，以对其供电；以及差错处理电路，与所述电源调节器耦合，以根据所述差错信号来控制待提供给所述高速缓存电路的功率；以及
[0016] (b)包括天线的无线
接口，与所述微处理器耦合，以在通信上将所述CPU与网络链接。
附图说明
[0017] 通过附图、作为实例而不是限制来说明本发明的
实施例，附图中，相同的附图标记表示相同的要素。
[0018] 图1是包括根据本发明的一些实施例的基于差错的电源调节电路的微处理器的
框图。
[0019] 图2是示出执行根据图1的电路的一些实施例的基于差错的电源调节的例程的
流程图。
[0020] 图3是包括根据本发明的一些实施例的另一个基于差错的电源调节电路的微处理器的框图。
[0021] 图4是示出执行根据图3的电路的一些实施例的基于差错的电源调节的例程的流程图。
[0022] 图5是实现根据本发明的一些实施例的差错日志的内容可寻址
存储器的框图。
[0023] 图6是具有根据图1的电路的基于差错的电源调节电路的计算机系统的框图。
具体实施方式
[0024] 在一些实施例中，基于差错的电源调节可用来调节芯片中的电路或一组电路的电源电平(例如
电压、VCC、
电流、功率)。例如，
中央处理器(CPU)的
电源电压可根据来自与CPU相关联的
高速缓冲存储器的监测差错信息来控制。高速缓存可能是差错监测的良好候选者，因为它通常是在VCC降低时第一个出故障的电路。另外，对于许多常用的CPU装置，高速缓存可能已经具有随时可用于监测的差错信息。
[0025] 高速缓存体系结构可具有检错以及纠错电路。注意，术语“高速缓存”一般表示处理器芯片中使用的
随机存取存储器(RAM)结构。它可包括采用诸如所谓的1T、2T、4T或6T单元(仅列举几个)等任何适当单元结构来实现的动态或静态RAM。单比特、双比特和其它纠错方案通常是已知的。对于单比特方案，每条线一个差错位(BPL)是可纠正的，以及两个差错BPL是可检测的。同样，在双比特方案中，两个BPS是可纠正的，以及三个BPL是可检测的。采用这类方案的高速缓存系统一般可提供差错信息，例如已纠正的比特的数量、实际纠正的比特位置(单元)和/或已检测的比特差错的数量。
[0026] 在高速缓冲存储系统中，每个高速缓存线单比特通常远早于每个高速缓存线多个比特开始出故障。实际上，差错通常在很大程度上是随机的。因此，例如，如果电源电平下降到千分之一的高速缓存线具有单比特差错，则一百万条线中大约一条具有两个不良比特(或单元)是相当可能的。由于单比特差错(每个高速缓存线)通常是可纠正的(例如在采用单比特纠正或更高的系统中)，因此，电压可安全地降低到每条线的单比特开始出故障的点之下。实际上，通过使电压保持为正好高到足以将高速缓存中驻留的单比特纠正的总数限制为某个预定极限，可使遇到不可纠正差错的概率变为任意小。
[0027] 可控制静态或者动态电源。(静态电源是在工作中不另外改变的电源，而动态电源则是可在工作中改变的电源，例如根据工作模式来改变，以例如增强工作效率。)对于任一种情况，电源可根据差错信息来动态调节(除了已针对动态电源而被动态调节的电源之外)，以例如增强操作效率。它还可用于响应随时间发生的差错改变而改变最小允许电源电平(通常称作“防护频带”)，以具有较低防护频带——至少在芯片的生存周期开始时要这样做。
[0028] 参照图1，示出CPU芯片100的电路105。电源调节器电路105根据来自与CPU相关联的高速缓存的差错反馈信息来调节CPU的电源电压。它一般包括差错处理电路107、CPU电源调节器109以及高速缓冲存储器111。CPU电源调节器109耦合在差错处理电路107与高速缓存111之间以提供一个或多个经调节的电源电压(VCC)，其中至少一个用于对高速缓存111供电。CPU电源调节器109产生电源电压(例如从外部提供的功率信号中)，并根据从高速缓存111耦合到差错处理电路107的差错信号来控制提供给高速缓存的电压。差错处理电路可以是适于根据所接收差错反馈信息来控制电源电平的任何电路或电路组合。它可包括专用电路(例如静态逻辑、组合逻辑和/或模拟电路)，和/或可采用已经可用的电路、如微
控制器来实现。
[0029] 参照图2，在一些实施例中，差错处理电路107可根据误码率信息来执行电源控制例程200。最初，在202，设置电源电平。这个初始电源电平例如可能是硬连线或者从诸如一次性可编程存储器、闪速存储器、
固件等
非易失性存储器中检索。此外，它可能是制造批次中的所有芯片的最坏情况值，或者它可能是特定芯片的特定值。
[0030] 随后，在步骤204，确定差错率(在来自高速缓存111的差错信号中)是否小于某个过大数量。例如，在单比特纠错方案中，过大比率可能是大于每千比特分之一的比率。(由于可纠正每条线单比特，因此，采用这种方案，每条线一比特以上出故障的可能性大约为一百万分之一，这在一些系统中是可接受的
风险。)如果所监测的差错率等于或大于该过大数量，则在206，将电源电压递增例如某个预定数量，并且该例程返回到判定步骤204。
[0031] 另一方面，如果在步骤204确定差错率没有过大，则进入判定步骤208，判定差错率是否大于不足比率。(这个判定步骤是任选的。如果差错率充分小，即对于有效操作不够高，则为了更有效的功耗，允许电源电压电平进一步下降。)在212，如果差错率实际上小于不足比率，则电源电压电平可递减。从这里，例程返回到判定步骤204，并按所述方式继续进行。因此可以看到，判定步骤204和208针对其中的电源电平既不递增也不递减的操作来定义差错率的范围(即，不足比率＜差错率＜过大比率)。在步骤208，如果差错率大于不足比率值，则例程进入210，并保持电源电压电平。从这里，例程返回到判定步骤204，并按所述方式继续进行。
[0032] 其它例程和/或差错参数(除了例如比率之外)可被实现并监测，以控制电源电平。差错率是有效的差错信号参数，因为在许多系统中，它可能已经是可用的或者至少可采用相对小的努
力来产生。差错速率监测特别适用于其中的已纠正比特实际上是在存储器阵列单元中(以及在从存储器阵列提供的数据中)纠正的高速缓存系统。否则，例如，如果
访问相同比特，则高差错率可被察觉，但不一定是不足电源电平的结果，而是重复访问的有
缺陷单元的结果。在许多系统中，这可能是可容许的，但在其它系统中，可采用不同的方式。下面针对图3至图5的实施例来描述一种不同的方式。
[0033] 图3示出根据本发明的一些其它实施例的CPU 300中的电源电平调节器电路305，对于所示电路305，CPU电源电压根据来自CPU高速缓存的差错信号来控制。然而，不是根据盲差错率信号(blind errorrate signal)(没有考虑单元位置的高速缓存差错发生率)来控制电源电压，而是根据唯一的已纠正存储位置的数量来控制它。
[0034] 电源调节器电路305一般包括差错处理电路307、CPU电源调节器309、高速缓存311和差错日志313。CPU电源调节器309耦合在差错处理电路307与高速缓存311之间以提供一个或多个调节电源电压(VCC)，其中至少一个用于对高速缓存311供电。差错日志
313与高速缓存311耦合以从该高速缓存中接收来自高速缓存差错信号的差错信息，以及与差错处理电路307耦合以为其提供用来控制电源电压的差错信息。CPU电源调节器309根据功率信号(例如外部提供的功率)产生电源电压，并根据提供给它的来自差错日志313的差错信息来控制提供给高速缓存的电压。
[0035] 差错日志可包括任何适当的电路(或者电路组合)以接收高速缓存单元差错信息(例如已纠正小区的位置)并
跟踪已针对给定会话纠正的唯一单元的数量。例如，它可包括专用电路(例如有限状态机)，或者它可采用芯片中已经包含的电路(
微控制器)来实现。
[0036] 参照图4，在一些实施例中，它可采用
内容可寻址存储器(CAM)结构、如CAM 400来实现。在所述实施例中，CAM 400一般包括寄存器文件402、内容比较器404、“或”
门406、
反相器408和写
驱动器410。在操作中，(例如从高速缓存311中)接收已纠正比特的位置，并提供给寄存器文件402。当位置(例如地址)到达时，通过内容比较器将它与已在寄存器文件402中存储的位置(如果存在)进行比较。如果它与已存储位置的任何一个相同，则“或”门406被
断言，它使反相器408解除断言，从而使写驱动器410不将该位置添加到寄存器文件402中。另一方面，如果所接收位置不等于已存储位置的任何一个，则“或”门406解除断言，从而使反相器断言，以及使写驱动器410将该位置添加到寄存器文件402中。在一些实施例中，写驱动器包括保持唯一位置的连续计数的计数器(未示出)。这个计数通过差错计数信号提供给差错处理电路307。
[0037] 参照图5，示出可由差错处理电路307来处理以控制CPU电源调节器309的例程500。最初，在502(例如在启动或CPU重置时)，从非易失性存储器中检索上一个电源电平和唯一比特差错位置的计数。电源电平被控制在这个电平上，在504，例程确定来自前一个会话的唯一比特差错位置计数是否过高。如果是，则在506，将电源电平递增，然后进入
508，并清除差错日志313。否则(如果唯一位置的数量在上一个会话中不是过高)，则直接从504进入508，并清除差错日志313。然后进入510，并等待预定的时间量，然后返回到判定步骤504。
[0038] 在例程500运行时，差错日志313跟踪并计算唯一比特差错位置的数量。因此，在510等待的时间可设置成提供准确表示受到电源电压电平影响的高速缓存性能的差错记录。例如，这个数量(与对于确定步骤504所设置的过大电平配合)可以是任何适当的时间，例如微秒、秒、分钟、小时等。它还可取决于所使用的纠错的类型(例如单比特、双比特等)。例如，在采用双比特纠正方案时，对于判定步骤504所设置的过大电平数量可能较大，因而CPU可能以较低电源电压电平进行操作。例如，在每10000条线其中之一具有单比特差错的点上，每1000000000000中只有1条线具有3比特差错(可检测但不是可纠正的)，从而产生对大多数高速缓存系统合理的安全容限。
[0039] 注意，在图1和图2的实施例中，工作电源电压根据差错信号(差错率)增加或减小。但是，对于图5的所述实施例，最小工作电压根据差错信息增加或保持相同。(即，它没有减小。)在这些实施例中，可能以比较缓慢的速率来进行这种操作，以针对CPU的寿命降低，从而允许最小工作VCC随时间相应增加。因此，允许动态而不是固定的防护频带，使得能够更有效地进行工作，至少在芯片的使用期限开始时要这样做。
[0040] 在其它实施例中，电路305可与例程200较为相似地操作，并允许根据已纠正单元计数来减小以及增加电源电压。在这类实施例中，为了较快的系统响应，可将例程500的等待时间510设置得比较小。
[0041] 参照图6，示出计算机系统的一个实例。所示系统一般包括与电源606、无线接口604和存储器602耦合的CPU 502。它与电源606(例如AC适配器、
电池)耦合以在工作时从其接收电力。它还采用独立的点对点链路与无线接口604以及与存储器602耦合，以与相应组件进行通信。无线接口604可包括在通信上将CPU 100与诸如本地网络或广域网等网络相链接的电路和一个或多个天线。CPU 100包括具有与电源606耦合的CPU电源调节器109的基于差错的电源调节器105(如参照图1所述的)。
[0042] 应当注意，在具有纠错的系统中，不应当将“过多差错”或“过大差错率”等同于不正确操作。相反，这些术语表明，不正确操作的概率不再是可忽略的，或者可能接近需要对
质量目标进行折衷的点。
[0043] 应当注意，“软差错”(仅发生一次的差错)对Vcc具有极小(如果存在)的相关性。因此，所述电路、方法或系统的任何一个可通过忽略仅发生一次的差错来增强。
[0044] 应当注意，所示系统可采用不同形式来实现。也就是说，它可在单芯片模
块、
电路板或者具有多个电路板的
底板中实现。类似地，它可构成一个或多个完整计算机，或者作为备选的方案，它可构成计算系统中可用的组件。
[0045] 本发明不限于所描述的实施例，而是可在所附
权利要求书的精神和范围之内，进行
修改和改变。例如，应当理解，本发明适于与所有类型的
半导体集成电路(“IC”)芯片配合使用。这些IC芯片的实例包括但不限于处理器、控制器、
芯片组部件、可编程逻辑阵列(PLA)、
专用集成电路(ASIC)、存储器芯片、网络芯片等。
[0046] 此外还应当理解，可能给定了示例大小/模型/值/范围，但是本发明不限于此。随着制造技术(例如
光刻)随时间而成熟，预计可制造更小尺寸的装置。另外，为了说明和论述的简洁性以及不影响对本发明的理解，在附图中可能或者可能没有示出对IC芯片和其它组件的公知的电力/
接地连接。此外，配置可采取框图形式示出，以免影响对本发明的理解，并且还考虑到以下事实：相对于这类框图配置的实现的具体细节在很大程度上取决于在其中实现本发明的平台，也就是说，这类具体细节应当完全处于本领域的技术人员的能力范围之内。虽然阐述了具体细节(例如电路)以描述本发明的示范性实施例，但本领域的技术人员应当非常清楚，本发明可在没有这些具体细节的前提下或者采用其变更形式来实施。因此，本
说明书应被看作是解释性的而非限制性的。
