一种用于5G基站通信的电荷泵锁相环CPPLL
阅读：773发布：2020-05-13
专利汇可以提供一种用于5G基站通信的电荷泵锁相环CPPLL专利检索，专利查询，专利分析的服务。并且一种用于5G基站通信的电荷 泵 锁 相环CPPLL，包括：鉴相 鉴频器 (PFD)，采用双 反相器 增加脉冲宽度，采用大尺寸 电流 源晶体管来减小电流不匹配，采用 串联 连接的常通传输 门 消除 相位 差； 电荷泵 (CP)，采用差分电荷泵解决电荷共享问题；低通 滤波器 (LPF)，采用高阶 低通滤波器 ，减小稳态误差；压控 振荡器 (VCO)，通过采用NMOS 开关 控制的单位面积电容，合并采用双VCO结构。 分频器 (Divider)，采用双模预分频技术。本PLL实现方法，可满足5G基站通信 电路 在24.75-42.5GHz频段性能要求， 相位噪声 、功耗指标优于标准规范要求。，下面是一种用于5G基站通信的电荷泵锁相环CPPLL专利的具体信息内容。
1.一种用于5G基站通信的电荷泵锁相环CPPLL，其特征在于，包括：
鉴相鉴频器PFD，采用双反相器增加脉冲宽度，采用大尺寸电流源晶体管来减小电流不匹配，采用与PFD输出端串联连接的常通传输门以用于消除相位差，其输出相应的方波信号作为电荷泵的输入以控制电荷泵充放电；
电荷泵CP，采用差分电荷泵以解决电荷共享问题；
低通滤波器LPF，滤除电荷泵输出信号中的高频噪声，采用高阶低通滤波器，减小稳态误差，其输出作为给VCO的输入以提供平稳的控制电压；
压控振荡器VCO，通过采用NMOS开关控制的单位面积电容，合并采用双VCO结构；
分频器Divider，接收所述低通滤波器的输出对VCO的输出信号进行可调节的分频，采用双模预分频技术。
2.如权利要求1所述的用于5G基站通信的电荷泵锁相环CPPLL，其特征在于：采用所述鉴相鉴频器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider模块的综合设计，在45nm的CMOS工艺条件，实现宽频带CPPLL的相位裕度指标要求。
一种用于5G基站通信的电荷泵锁相环CPPLL
技术领域
背景技术
[0002] 锁相环(Phase Locked Loop，PLL)是一种相位负反馈控制系统，使受控振荡器的频率和相位与输入信号保持确定关系，并抑制输入信号中的噪声以及压控振荡器的相位噪声。电荷泵锁相环(Charge Pump PLL，CPPLL)具有频率获取能力强、理论上无限大的频率牵引范围零静态相位误差，因此电荷泵锁相环成为现代流行的锁相环设计结构。电荷泵锁相环的基本结构如图1所示，由图可见，电荷泵锁相环主要由鉴频鉴相器(Phase Frequency Detector， PFD)，电荷泵(Charge Pump，CP)，低通滤波器(Low-Pass Filter，LPF)，压控振荡器(Voltage Control Oscillator，VCO)和分频器(Divider)组成。随着无线通信飞速发展，低成本、低功耗CMOS工艺技术得到不断进步。无线收发器的大部分单元电路都能够单片实现，但高速、低功耗射频CMOS锁相环的设计仍然是难点。衡量锁相环性能的标准是频域的相位噪声的大小，而锁相环系统的相位噪声几乎在其组成的每个模块都有贡献，影响较大的低频相位噪声主要来源于工作频率相对较低的模拟电路模块，即PFD、CP和LPF等。而现有的锁相环设计还存在功耗高、噪声大等缺点。实用新型内容
[0003] 本实用新型要解决的技术问题是通过对PFD、CP、LPF、VCO、Divider等各个模块的设计以及对电荷泵锁相环CPPLL电路的综合设计，提供一种宽频带、低功耗、低相位噪声的电荷泵锁相环。为达到上述技术要求，本实用新型针对上述各模块都采用相应设计以得到明显的整体性能提升。
[0004] 对鉴相鉴频器(PFD)设计，当两个输入信号之间存在微小相位差异时，由于电路各节点存在寄生电容，会限制脉冲上升和下降的速度，这些脉冲没有足够的时间达到逻辑高电平，最终导致电荷泵的开关不能正常导通，VCO的输出相位不能锁定到输入的参考频率上，恶化锁相环的相位噪声性能和抖动性能，本实用新型采用双反相器增加脉冲宽度，采用大尺寸电流源晶体管来减小电流不匹配，采用与PFD输出端串联连接的常通传输门消除相位差，最终达到PLL的稳定性要求。
[0005] 对电荷泵(CP)设计，电流源漏端寄生电容会引起电荷共享问题，采用差分电荷泵方案解决。
[0007] 压控振荡器(VCO)，通过采用NMOS开关控制的单位面积电容，合并采用双VCO结构，避免谐振电路死区，保证谐振电路的噪声性能、工作频率稳定性、整个锁相环的频率调谐服务。
[0008] 分频器(Divider)，对VCO的输出信号进行可调节的分频，采用双模预分频技术，并采用划分单元功能模块实现电路整体功能的技术实现高频操作、小面积、低功耗。
[0009] 本实用新型采用上述PFD、CP、LPF、VCO、Divider模块的定制设计和PLL的综合设计，可满足24.75-42.5GHz宽频带电荷泵锁相环CPPLL的相位裕度指标要求，在45nm的CMOS 工艺条件，达到低相位噪声和低功耗，满足5G基站通信电路要求。附图说明
[0010] 图1是表示电荷泵锁相环基本结构的图。
[0011] 图2是表示传统鉴相鉴频器原理结构的图。
[0012] 图3是表示理想PFD的输出信号。
[0013] 图4是表示存在微小相位差时PFD的输出信号。
[0014] 图5是表示实际PFD输出的信号。
[0015] 图6是表示实际存在微小差异时PFD的输出信号。
[0016] 图7是表示加入双反向器结构的图。
[0017] 图8是表示电流大小不匹配时信号的图。
[0018] 图9是表示串联接入常通传输门结构的图。
[0019] 图10是表示本实施方式鉴相鉴频器原理结构的图。
[0020] 图11是表示传统电荷泵原理结构的图。
[0021] 图12是表示本差分电荷泵原理结构的图。
[0022] 图13是表示本实施方式电荷泵原理结构的图。
[0023] 图14是表示本实施方式低通滤波器原理结构的图。
[0024] 图15是表示传统MOS容抗管作为调谐元件的压控振荡器原理结构的图。
[0025] 图16是表示顶部电流偏置型LC振荡器原理结构的图。
[0026] 图17是表示本实现方式低频VCO原理结构的图。
[0027] 图18是表示本实现方式高频VCO原理结构的图。
[0028] 图19是表示本实现方式双模预分频原理结构的图。
[0029] 图20是表示本实现方式分频器原理结构的图。
[0030] 图21是表示本实现方式分频器4/5分频模块原理结构的图。
[0031] 图22是表示本实现方式分频器Maincounter模块原理结构的图。
[0032] 图23是表示本实现方式分频器Lsbcounter模块原理结构的图。
[0033] 图24是本实现方式电荷泵锁相环CPPLL电路相位裕度的图。
[0034] 图25是本实现方式电荷泵锁相环CPPLL电路整体相位噪声的图。
[0035] 图26是本实现方式电荷泵锁相环CPPLL电路整体功耗的图。
具体实施方式
[0036] 下面根据附图对本实用新型进行详细描述，其为本实用新型多种实施方式中的一种优选实施例。
[0037] 图2表示传统鉴相鉴频器结构设计。
[0038] 理想情况下，当两个输入信号频率、相位均相同时，PFD的输出UP，DN均不会有脉冲，如图3所示。
[0039] 当两个相同输入信号之间存在微小相位差异时，PFD输出UP或DN会产生非常窄的脉冲，如图4虚线所示，但实际中，由于电路各节点存在寄生电容，会限制脉冲上升和下降的速度，这些脉冲没有足够的时间达到逻辑高电平，如图4实线所示，最终导致电荷泵的开关不能正常导通，VCO的输出相位不能锁定到输入的参考频率上，只能在输入的参考信号相位附近微小范围内随机变化，恶化锁相环的相位噪声性能和抖动性能。
[0040] 同时，由于PFD电路的各部分存在时间延迟，即使PFD两个输入信号是同频同相的，UP 和DN上也会输出窄脉冲如图5所示，这些脉冲持续时间相同，故电荷泵不产生输出电流，净的输出电流为0。
[0041] 将上述的两个问题综合来看，如果脉冲的宽度足够大，即使两个输入信号的相位差为0， UP和DN输出的窄脉冲也可以使电荷泵中的开关导通，当两个频率相同的输入信号相位存在微小差异时，PFD某一个输出脉冲的宽度会成比例增加，导致电荷泵输出的净电流和相位差成比例，从而达到相位的精确锁定，如图6所示。
[0042] 如果门延迟产生的脉冲如果不够大，需要在产生复位信号的与非门后串联偶数级反相器来实现，如图7所示。
[0043] 上电流源和下电流源之间的电流大小要匹配，否则即使两个信号同频同相，电荷泵也会有净输出电流，如图8所示。导致在每一个相位比较时刻，都会使得环路滤波器的输出电压增加或者降低。而在环路锁定时，其输出电压平均值应该是一个常数。本实现方式通过采用大尺寸的电流源晶体管来减小电流不匹配问题。
[0044] 最终的输出UP(DN)与UPN(DNN)相位存在一个门延迟的差距，故我们在UP(DN)前串联一个常通的传输门消除此差距，如图9所示。
[0045] 图10表示本实施方式的鉴相鉴频器结构设计。
[0046] 图11表示传统的电荷泵结构设计。电流源M1，M2漏端寄生电容会引起电荷共享问题。如果M3和M4断开，M1对节点B放电到0，M2对节点A充电到VDD。在下一个鉴相时刻， M3和M4都导通，B节点电压上升，A节点电压下降，VA≈VB≈uf，A节点上电压变化为 VDD-uf，B节点上电压变化量为uf，如果uf≠VDD/2，则节点A、B上电压变化量不相等，电容上的变化量随之不相等，净的电荷量变化会流入或流出到环路滤波器中，引起环路滤波器的输出电压变化，引入相位误差。
[0047] 我们采用差分电荷泵来解决该问题，如图12所示，其存在两条支路，在同一时刻，总有一条路是导通的，节点A、B通过单位增益放大器连接起来，使两支路电平保持相同。因此在锁定时，电荷泵中各节点电压恒定，不会出现周期性充放电的情况。
[0048] 解决非理想因素后，本实施方式的电荷泵最终设计如图13所示。
[0049] 由于鉴相器的输出信号中包含有直流成分和各高阶谐波成分，直流成分是对环路进行动态调整所需要的信号，而高频成分则是不需要的信号。这些高频成分要由环路滤波器滤除，因此环路滤波器必须能让低频成分通过而抑制高频成分，即所设计的滤波器是一个低通滤波器。通过对稳定性、稳态误差等参数进行分析，一、二阶滤波器无法满足要求，最后本实现方式采用高阶低通滤波器，如图14所示。
[0050] 对于LC振荡器来说，振荡频率为LC回路的谐振频率， 因此改变谐振回路中的电感和电容可以实现频率调谐功能，由于集成电路中改变电感值很困难，因此有效的办法是改变谐振回路的电容值。这可以借助容抗管实现，其电容会随着电压的变化而变化。我们采用MOS容抗管进行频率调谐，将MOS管的源、漏和衬底接在一起，由控制电压vct 控制，另一端接到X、Y节点上，如图15所示。
[0051] 在电压偏置振荡器中，两个晶体管的Vgd与谐振回路上的差分电压幅度相同，方向相反。当振荡信号为0时，两晶体管都工作与饱和区，互耦对形成一个负阻补充谐振回路的能量损失；当振荡信号增加到超过晶体管阈值电压Vt时，一个晶体管的Vgd将超过+Vt，晶体管进入线性区，同时另一个晶体管的Vgd进一步减小，进入更深的饱和区。工作在线性区的晶体管相当于一个电阻，给谐振回路带来额外的损耗，严重影响振荡器的噪声性能。
[0052] 本实现方式采用顶部偏置的电流偏置型振荡器，如图16所示。当振荡信号靠近0时，两个晶体管都存在导通电流，形成一个负阻，补充谐振回路的能量损失。负阻对中两个晶体管尺寸相同，流过他们的电流均为I/2。通过合理的选择他们的尺寸，使当振荡信号超过差分对的线性工作范围时，迫使一个晶体管进入线性区，另一个晶体管截止。进入线性区的晶体管流过的电流等于电流源所提供的所有电流I，并保持不变，从而不会给谐振回路带来额外的损耗。大大降低了互耦对对相位噪声的影响。
[0053] 选择电流源时，必须让电流源晶体管工作于饱和区，这样才能提供恒定不变的电流，否则流过互耦对的电流将不再是一个常数，恶化噪声性能。其次为使电流源对相位噪声的影响尽可能减小，可以通过增大宽长比来实现，但随着晶体管尺寸的增大，其寄生电容也随之增大，相当于给互耦对晶体管提供了一个到地的低阻抗通道，使流过负阻对的电流不再是一个常数，恶化振荡器的相位噪声性能。
[0054] 另外，由于指标要求频率调谐范围过大，如果仅使用一个上述的VCO，容抗管的调谐范围将很大，使KVCO很大，控制电压微小的抖动都会对输出频率造成很大影响，恶化了相位噪声，所以我们选择采用双VCO结构。本实现方式的低频VCO如图17所示，高频VCO如图18 所示。
[0055] 对于分频器，当频率合成器的输出频率很高时，高速计数器很难实现，而且会产生极大的功耗，本实现方式采用双模预分频技术(由一个双模预分频器和两个计数器组成)，同时因为双模预分频器仅需在两种模式之间进行切换，采用一定的电路技术后可以实现高频操作，功耗也可以得到控制，如图19所示。
[0056] 其由一个(N+1)/N分频器和两个可编程计数器构成。双模预分频器可以先对VCO的输出信号进行N+1分频，S计数器对双模预分频器的输出脉冲进行计数，当S计数器计满时，内部输出信号将双模预分频器改为N分频；于此同时P计数器也对双模预分频器的输出脉冲进行计数，当其计满到后，S和P计数器复位，同时将双模预分频器的分频比改为N+1，周而复始。
[0057] 因此上述模块的总分频比为：
[0058] M＝(N+1)·S+N·(P-S)＝P·N+S
[0059] 当S在0～N-1区间连续可变且P＞S时，分频比M最小可连续覆盖到N2。应用此方法可以实现高频操作，且只有双模预分频器工作在高频下，而P、S计数器的工作频率大大降低，不仅易于实现且功耗很低。
[0060] 为保证输出频率能达到要求，本实现方式对输入频率进行了四分频，需要在双模预分频前加上一四分频模块，本实现方式采用双锁存器结构实现二分频，级联形成四分频来实现功能，该结构相对于传统的CML结构有着低功耗、面积小的优势。图20表示本实现方式的可变分频器整体结构。其中各模块的具体实现方式分别由图21，图22，图23表示。
[0061] 本实现方式采用SMIC45nm工艺库实现的电路版图，在26-41GHz频带性能指标优于5G 基站通信电路设计规范的基本要求。
[0062] 本实现方式电荷泵锁相环CPPLL电路在26GHz、34GHz、41GHz的相位裕度分别如图 24(a)、(b)、(c)所示。
[0063] 本实现方式电荷泵锁相环CPPLL电路整体相位噪声如图25所示。
[0064] 本实现方式电荷泵锁相环CPPLL电路功耗情况如图26所示。
[0065] 上面结合附图对本实用新型进行了示例性描述，显然本实用新型具体实现并不受上述方式的限制，只要采用了本实用新型的方法构思和技术方案进行的各种改进，或未经改进直接应用于其它场合的，均在本实用新型的保护范围之内。
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