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半导体装置以及半导体测试设备

阅读：247发布：2020-05-12

专利汇可以提供半导体装置以及半导体测试设备专利检索，专利查询，专利分析的服务。并且提供了半导体装置以及半导体测试设备。所述半导体装置包括信号发生器以及解码和时序偏斜调整电路。所述信号发生器被配置为接收n个具有m个信号电平的多电平信号，并将所述n个多电平信号转换成n*(m-1)个具有两个信号电平的单电平信号。所述解码和时序偏斜调整电路被配置为接收所述单电平信号，对所述单电平信号执行预定义操作以产生输出信号，并使用所述单电平信号补偿所述n个多电平信号之间的时序偏斜。n和m是自然数，其中，n>＝2并且m>＝3。，下面是半导体装置以及半导体测试设备专利的具体信息内容。

权利要求

1.一种半导体装置，包括：
信号发生器，所述信号发生器被配置为接收n个具有m个信号电平的多电平信号，并将所述n个多电平信号转换成n*(m-1)个具有两个信号电平的单电平信号；以及解码和时序偏斜调整电路，所述解码和时序偏斜调整电路被配置为接收所述单电平信号，对所述单电平信号执行预定义操作以产生输出信号，并使用所述单电平信号补偿所述n个多电平信号之间的时序偏斜，
其中，n和m是自然数，n>＝2并且m>＝3。
2.根据权利要求1所述的半导体装置，其中，所述信号发生器接收m-1个参考信号，并使用所述多电平信号和所述参考信号产生所述单电平信号。
3.根据权利要求2所述的半导体装置，其中，所述信号发生器包括将所述参考信号与所述多电平信号进行比较的多个比较器。
4.根据权利要求3所述的半导体装置，其中，所述比较器的数目为n*(m-1)。
5.根据权利要求1所述的半导体装置，其中，所述解码和时序偏斜调整电路包括：
解码电路，所述解码电路对所述单电平信号执行预定义操作，以产生并输出第一输出信号和第二输出信号，以及
时序偏斜调整电路，所述时序偏斜调整电路使用所述单电平信号来控制所述解码电路输出所述n个多电平信号之间的时序偏斜得到补偿的所述第一输出信号和所述第二输出信号。
6.根据权利要求5所述的半导体装置，其中，所述解码电路包括：
OR门电路，所述OR门电路对成对的所述单电平信号执行OR运算，以及
触发器电路，所述触发器电路接收所述OR门电路的输出，并以预定定时输出所述第一输出信号和所述第二输出信号，并且
其中，所述时序偏斜调整电路使用所述OR门电路的输出来控制所述触发器电路的输出定时。
7.根据权利要求6所述的半导体装置，其中，所述OR门电路的每个输出包括所述n个多电平信号中的两个多电平信号之间的差值。
8.根据权利要求6所述的半导体装置，其中，所述解码电路还包括使所述单电平信号延迟的延迟电路，并且
所述OR门电路对所述延迟电路的成对的输出执行OR运算。
9.根据权利要求6所述的半导体装置，其中，所述时序偏斜调整电路包括时钟和数据恢复电路，所述时钟和数据恢复电路从所述OR门电路的输出中提取时钟信号，并使用所提取的时钟信号控制所述触发器电路的输出定时。
10.根据权利要求1所述的半导体装置，其中，所述解码和时序偏斜调整电路包括：
解码电路，所述解码电路对所述单电平信号执行预定义操作，以产生并输出第一输出信号和第二输出信号，以及
时序偏斜调整电路，所述时序偏斜调整电路基于补偿所述n个多电平信号之间的时序偏斜的所述第一输出信号和所述第二输出信号来产生控制信号，并将所述控制信号提供给所述解码电路。
11.根据权利要求10所述的半导体装置，其中，所述解码电路包括：
缓冲电路，所述缓冲电路缓冲所述单电平信号，以及
解码器，所述解码器对缓冲的所述单电平信号执行预定义操作，以产生并输出所述第一输出信号和所述第二输出信号，
其中，所述时序偏斜调整电路将所述控制信号提供给所述缓冲电路。
12.根据权利要求11所述的半导体装置，其中，所述缓冲电路使用时钟信号对所述单电平信号进行采样，并将采样结果存储在寄存器中。
13.根据权利要求12所述的半导体装置，其中，所述缓冲电路接收所述控制信号并对存储在所述寄存器中的数据执行移位，以补偿所述n个多电平信号之间的时序偏斜。
14.一种半导体装置，包括：
比较器电路，所述比较器电路被配置为接收具有m个信号电平的第一模拟信号并将所述第一模拟信号与m-1个参考信号进行比较以输出第一数字信号和第二数字信号，接收具有m个信号电平的第二模拟信号并将所述第二模拟信号与所述m-1个参考信号进行比较以输出第三数字信号和第四数字信号；以及
时序偏斜调整电路，所述时序偏斜调整电路被配置为使用所述第一数字信号至所述第四数字信号来补偿所述第一模拟信号与所述第二模拟信号之间的时序偏斜，其中，m是>＝3的自然数。
15.根据权利要求14所述的半导体装置，其中，所述比较器电路包括输出m-1个数字信号的比较器。
16.根据权利要求15所述的半导体装置，其中，所述比较器将所述第一模拟信号与所述m-1个参考信号进行比较，以输出m-1个数字信号。
17.根据权利要求14所述的半导体装置，还包括：
解码电路，所述解码电路被配置为对所述第一数字信号至所述第四数字信号执行预定义操作以产生第一输出信号和第二输出信号，并输出所述第一输出信号和所述第二输出信号，以及
时序偏斜调整电路，所述时序偏斜调整电路被配置为使用所述第一数字信号至所述第四数字信号来控制所述解码电路输出所述第一模拟信号与所述第二模拟信号之间的时序偏斜得到补偿的所述第一输出信号和所述第二输出信号。
18.根据权利要求14所述的半导体装置，还包括：
解码电路，所述解码电路被配置为对所述第一数字信号至所述第四数字信号执行预定义操作以产生并输出第一输出信号和第二输出信号，
其中，所述时序偏斜调整电路基于补偿所述第一模拟信号与所述第二模拟信号之间的时序偏斜的所述第一输出信号和所述第二输出信号来产生控制信号，并将所述控制信号提供给所述解码电路。
19.一种半导体测试设备，包括：
接收器，所述接收器被配置为从电路接收第一多电平信号和第二多电平信号，将所述第一多电平信号和所述第二多电平信号转换成多个单电平信号，并使用所述多个单电平信号产生输出信号；以及
测试器，所述测试器被配置为使用所述输出信号来测试所述电路，
其中，所述第一多电平信号和所述第二多电平信号均具有m个电平，其中m是>＝3的自然数，
其中，每个所述单电平信号具有两个电平，并且
其中，所述接收器使用所述多个单电平信号补偿所述第一多电平信号与所述第二多电平信号之间的时序偏斜，以产生所述输出信号。
20.根据权利要求19所述的半导体测试设备，其中，所述接收器包括：
比较器，所述比较器接收所述第一多电平信号和所述第二多电平信号，并将所述第一多电平信号和所述第二多电平信号与参考信号进行比较，以输出所述多个单电平信号；以及
时序偏斜调整电路，所述时序偏斜调整电路使用所述多个单电平信号补偿所述第一多电平信号与所述第二多电平信号之间的时序偏斜。
21.一种半导体装置，包括：
信号发生器，所述信号发生器被配置为将n个具有m个信号电平的多电平第一信号转换成n*(m-1)个具有两个信号电平的单电平第一信号；以及
解码和时序偏斜调整电路，所述解码和时序偏斜调整电路被配置为对所述单电平第一信号执行预定义操作以产生控制信号，
其中，所述信号发生器被配置为将n个具有m个信号电平的多电平第二信号转换成n*(m-1)个具有两个信号电平的单电平第二信号，
其中，所述解码和时序偏斜调整电路使用所述控制信号补偿所述n个多电平第二信号之间的时序偏斜，
其中，n和m是自然数，n>＝2并且m>＝3。
22.根据权利要求21所述的半导体装置，其中，所述信号发生器接收m-1个参考信号，使用所述多电平第一信号和所述参考信号产生所述单电平第一信号，并且使用所述多电平第二信号和所述参考信号产生所述单电平第二信号。
23.根据权利要求22所述的半导体装置，其中，所述m-1个参考信号中的第一个参考信号位于所述m个信号电平中的第一信号电平与第二信号电平之间，并且所述m-1个参考信号中的第二个参考信号位于所述m个信号电平中的所述第二信号电平与第三信号电平之间。

说明书全文

半导体装置以及半导体测试设备

[0001] 相关申请的交叉引用

[0002] 通过引用将于2018年5月28日在韩国知识产权局提交的标题为“Semiconductor device including a high-speed receiver being capable of adjusting timing skew for multi-level signal and testing equipment including the receiver(包括能够调整多电平信号的时序偏斜的高速接收器的半导体装置以及包括该接收器的测试设备)”的韩国专利申请No.10-2018-0060551整体并入本文。

技术领域

[0003] 本发明构思的实施例涉及包括能够调整时序的高速多电平信号接收器的半导体装置以及包括该接收器的半导体测试设备。

背景技术

[0004] 随着半导体装置的操作速度的提高，需要类似地提高各装置之间的通信速度。可以利用具有三个以上的信号电平的多电平信号来满足提高的通信速度要求。

[0005] 由于某些环境因素，在装置之间交换的信号中可能发生时序偏斜(timing skew)。然而，时序偏斜降低了装置之间信号通信的可靠性。因此，有必要调整时序偏斜以提高信号通信的可靠性。

发明内容

[0006] 本发明构思的至少一个实施例提供了能够调整多电平信号之间的时序偏斜的半导体装置。

[0007] 本发明构思的至少一个实施例提供了能够通过调整所接收的多电平信号之间的时序偏斜来执行可靠测试的半导体测试设备。

[0008] 根据本发明构思的示例性实施例，提供了半导体装置，所述半导体装置包括：信号发生器，所述信号发生器被配置为接收n个具有m个信号电平的多电平信号，并将所述n个多电平信号转换为n*(m-1)个具有两个信号电平的单电平信号；以及解码和时序偏斜调整电路，所述解码和时序偏斜调整电路被配置为接收所述单电平信号，对所述单电平信号执行预定义操作以产生输出信号，并使用所述单电平信号补偿所述n个多电平信号之间的时序偏斜。n和m是自然数，其中，n>＝2并且m>＝3。

[0009] 根据本发明构思的示例性实施例，提供了半导体装置，所述半导体装置包括：比较器电路，所述比较器电路被配置为接收具有m个信号电平的第一模拟信号并将所述第一模拟信号与m-1个参考信号进行比较以输出第一数字信号和第二数字信号，接收具有m个信号电平的第二模拟信号并将所述第二模拟信号与所述m-1个参考信号进行比较以输出第三数字信号和第四数字信号；以及时序偏斜调整电路，所述时序偏斜调整电路被配置为使用所述第一数字信号至所述第四数字信号来补偿所述第一模拟信号与所述第二模拟信号之间的时序偏斜。m是>＝3的自然数。

[0010] 根据本发明构思的示例性实施例，提供了半导体测试设备，所述半导体测试设备包括：接收器，所述接收器被配置为从电路接收第一多电平信号和第二多电平信号，将所述第一多电平信号和所述第二多电平信号转换成多个单电平信号，并使用所述多个单电平信号产生输出信号；以及测试器，所述测试器被配置为使用所述输出信号测试所述电路，其中，所述第一多电平信号和所述第二多电平信号均具有m个电平，其中m是>＝3的自然数，每个所述单电平信号中具有两个电平，并且，所述接收器使用所述多个单电平信号补偿所述第一多电平信号与所述第二多电平信号之间的时序偏斜，以产生所述输出信号。

[0011] 根据本发明构思的示例性实施例，提供了半导体装置，所述半导体装置包括：信号发生器，所述信号发生器被配置为将n个具有m个信号电平的多电平第一信号转换成n*(m-1)个具有两个信号电平的单电平第一信号；以及解码和时序偏斜调整电路，所述解码和时序偏斜调整电路被配置为对所述单电平第一信号执行预定义操作以产生控制信号。所述信号发生器被配置为将n个具有m个信号电平的多电平第二信号转换成n*(m-1)个具有两个信号电平的单电平第二信号。所述解码和时序偏斜调整电路使用所述控制信号补偿所述n个多电平第二信号之间的时序偏斜。n和m是自然数，n>＝2并且m>＝3。
附图说明

[0012] 通过参照附图详细地描述本发明的示例性实施例，本发明将变得更加明显，其中：

[0013] 图1是用于说明根据本发明构思的示例性实施例的半导体装置的框图；

[0014] 图2是用于说明图1的多电平信号的示图；

[0015] 图3是图1的转换器的示例性详细框图；

[0016] 图4是用于说明将多电平信号转换为单电平信号的过程的示图；

[0017] 图5是图1的解码和时序偏斜调整电路的示例性详细框图；

[0018] 图6是例示了根据本发明构思的示例性实施例的半导体装置的框图；

[0019] 图7是图6的解码电路和时序偏斜调整电路的示例性详细框图；

[0020] 图8是例示了根据本发明构思的示例性实施例的半导体装置的框图；

[0021] 图9是图8的示例性详细框图；

[0022] 图10是用于说明根据本发明构思的示例性实施例的半导体装置的操作的示图；

[0023] 图11是例示了根据本发明构思的示例性实施例的半导体装置的框图；

[0024] 图12是例示了图11的寄存器的示图；

[0025] 图13和图14是例示了根据本发明构思的示例性实施例的半导体装置的操作的示图；以及

[0026] 图15是例示了根据本发明构思的示例性实施例的半导体测试设备的框图。

具体实施方式

[0027] 现在将参考在附图中例示的本发明构思的示例性实施例，其中，相同的附图标记始终表示相同的部件。

[0028] 下面使用的术语“多电平信号”是指具有三个以上的信号电平的信号。例如，在具有三个信号电平的多电平信号的情况下，多电平信号可以具有例如H(逻辑高)、M(逻辑中)和L(逻辑低)的信号电平。例如，多电平信号可以被设置为具有第一电压电平、第二电压电平或第三电压电平，其中，第二电压电平高于第一电压电平，并且第三电压电平高于第二电压电平。

[0029] 在一些实施例中，模拟信号可以被表述为这种“多电平信号”。也就是说，在一些实施例中，“多电平信号”可以是例如模拟信号。

[0030] 此外，下面使用的术语“单电平信号”是指具有两个信号电平的信号。单电平信号可以具有例如H(逻辑高)和L(逻辑低)的信号电平。例如，单电平信号可以被设置为第一电压电平或第二电压电平，其中，第二电压电平高于第一电压电平。

[0031] 在一个实施例中，单电平信号的逻辑高(H)的信号电平被表示为1，逻辑低(L)的信号电平被表示为0。具有这样两个信号电平的信号被称为“单电平信号”，由于上述多电平信号以作为参考值的L信号电平为参照传输两条以上的其他信息，而单电平信号以作为参考值的L信号电平为参照仅传输一个其他信息。

[0032] 在一些实施例中，数字信号可以被表述为这种“单电平信号”。也就是说，在一些实施例中，“单电平信号”可以是例如数字信号。

[0033] 图1是用于说明根据本发明构思的示例性实施例的半导体装置的框图。图2是用于说明图1的多电平信号的示图。图3是图1的转换器的示例性详细框图。图4是用于说明将多电平信号转换成单电平信号的过程的示图。图5是图1的解码和时序偏斜调整电路的示例性详细框图。

[0034] 首先参照图1，半导体装置1包括转换器100(例如，信号发生器或信号转换器)以及解码和时序偏斜调整电路200。

[0035] 在示例性实施例中，半导体装置1是耦接到特定装置以接收并处理信号的接收器或者包括接收器的接收模块。例如，半导体装置1可以包括收发器和使该装置能够无线发射/接收信号的天线。然而，本发明构思不限于接收器，因此可以应用于其他电路类型。

[0036] 本文使用的术语“电路”或“块”可以指硬件组件，例如硬件或在现场可编程门阵列(FPGA)中实现的专用电路(ASIC)。而且，“电路”或“块”可以实现为单独的芯片。此外，术语“块”可以实现为软件而不是硬件。

[0037] 这种“电路”或“块”起到特定的作用或执行特定的功能。在组件和“电路”或“块”中提供的功能可以组合成更少的组件和“电路”或“块”，或者可以进一步分成附加组件和“电路”或“块”。

[0038] 转换器100从外部源接收多个多电平信号(MLS1至MLSn)，并将多个所提供的多电平信号(MLS1至MLSn)转换成多个单电平信号(SLS11至SLSn(m-1))。在示例性实施例中，转换器100从外部源接收n(其中，n是2或更大的自然数)个多电平信号(MLS1至MLSn)，并且通过将每个多电平信号(MLS1至MLSn)与m-1个参考信号(R1至R(m-1))进行比较，输出n*(m-1)个单电平信号(SLS11至SLSn(m-1))。在一个实施例中，n是2或更大的自然数，m是3或更大的自然数。在一个实施例中，n小于m。

[0039] 如上所述，每个多电平信号(MLS1至MLSn)可以是具有m(m是3或更大的自然数)个信号电平的信号，每个单电平信号(SLS11至SLSn(m-1))可以是具有逻辑高(H，1)和逻辑低(L，0)的两个信号电平的信号。

[0040] 下面将更详细地描述这些多电平信号(MLS1至MLSn)和参考信号(R1至R(m-1))。

[0041] 参照图2，每个多电平信号(MLS1至MLSn)具有从第一信号电平(L1)至第m信号电平(Lm)(例如，L1、L2、L3等)的m个信号电平。在一些实施例中，第一信号电平(L1)是表示为0的逻辑低值，但本发明的实施例不限于此。

[0042] 在一个实施例中，每个参考信号(R1至R(m-1))(例如，R1、R2等)的幅值被定义为多电平信号(MLS1至MLSn)所具有的信号电平(L1至Lm)之间的值(例如，中值)。在一个实施例中，第一参考信号(R1)的幅值被定义为第一信号电平(L1)与第二信号电平(L2)之间的值，第二参考信号(R2)的幅值被定义为第二信号电平(L2)与第三信号电平(L3)之间的值，第(m-1)参考信号(R(m-1))的幅值被定义为第(m-1)信号电平(L(m-1))与第m信号电平(Lm)之间的值。在示例性实施例中，第一参考信号(R1)的幅值是第一信号电平(L1)与第二信号电平(L2)的平均值，第二参考信号(R2)的幅值是第二信号电平(L2)与第三信号电平(L3)的平均值。

[0043] 再次参照图1，对于每个多电平信号(MLS1至MLSn)，转换器100均输出m-1个单电平信号(SLS11至SLSn(m-1))。在一个实施例中，转换器100接收多电平信号(MLS1)，并使用m-1个参考信号(R1至R(m-1))将所接收的多电平信号(MLS1)转换成m-1个单电平信号(SLS11至SLS1(m-1))。此外，转换器100接收多电平信号(MLSn)，并使用m-1个参考信号(R1至R(m-1))将多电平信号(MLSn)转换成m-1个单电平信号(SLSn1至SLSn(m-1))。例如，当n为2并且m为3时，转换器100通过将第一多电平信号MLS1与第一参考信号R1和第二参考信号R2进行比较，将第一多电平信号MLS1转换成两个单电平信号，通过将第二多电平信号MLS2与第一参考信号R1和第二参考信号R2进行比较，将第二多电平信号MLS2转换成两个其他单电平信号。

[0044] 接收n个多电平信号(MLS1至MLSn)并将每个多电平信号(MLS1至MLSn)与m-1个参考信号(R1至R(m-1))进行比较从而输出n*(m-1)个单电平信号(SLS11至SLSn(m-1))的转换器100不限于特定配置。在下文中，作为实施例的一个示例，将描述使用比较器来配置转换器100的实施例，但本发明构思不限于此。

[0045] 参照图3，转换器100包括n*(m-1)个比较器(C11至Cn(m-1))。每个比较器(C11至Cn(m-1))将多电平信号(MLS1至MLSn)之一与参考信号(R1至R(m-1))之一进行比较，并将比较结果输出为单电平信号(SLS11至SLSn(m-1))中对应的一个。

[0046] 在一个实施例中，比较器C11将多电平信号(MLS1)与参考信号(R1)进行比较并将比较结果输出为单电平信号(SLS11)，比较器C12将多电平信号(MLS1)与参考信号(R2)进行比较并将比较结果输出为单电平信号(SLS12)，比较器C1(m-1)将多电平信号(MLS1)与参考信号(R(m-1))进行比较并将比较结果输出为单电平信号(SLS1(m-1))。此外，比较器Cn1将多电平信号(MLSn)与参考信号(R1)进行比较并将比较结果输出为单电平信号(SLSn1)，比较器Cn2将多电平信号(MLSn)与参考信号(R2)进行比较并将比较结果输出为单电平信号(SLSn2)，比较器Cn(m-1)将多电平信号(MLSn)与参考信号(R(m-1))进行比较并将比较结果输出为单电平信号(SLSn(m-1))。

[0047] 在下文中，将参照图3和图4更具体地描述这一点。

[0048] 图4是例示了多电平信号(MLS1)具有四个信号电平(L1至L4)的示例(即，m＝4的示例)的示图。

[0049] 参照图4，多电平信号(MLS1)在第一部分(T1)具有第一信号电平(L1)，在第二部分(T2)具有第三信号电平(L3)，在第三部分(T3)具有第四信号电平(L4)，在第四部分(T4)具有第二信号电平(L2)。

[0050] 这样，当多电平信号(MLS1)具有四个电平时，图3的转换器100需要三个比较器(C11、C12和C13)来将多电平信号(MLS1)转换成三个单电平信号(SLS11、SLS12和SLS13)。

[0051] 在第一部分(T1)，比较器C11将多电平信号(MLS1)与参考信号(R1)进行比较，并且由于多电平信号(MLS1)小于参考信号(R1)，所以比较器C11输出0。即，单电平信号(SLS11)具有逻辑低(L)值。单电平信号(SLS11)具有逻辑低(L)值或0的事实仅仅是为了便于说明的示例，并且单电平信号(SLS11)的值的类型可以根据实施例而改变。例如，在一些实施例中，如果多电平信号(MLS1)小于参考信号(R1)，则将实施例修改为使得单电平信号(SLS11)具有逻辑高(H)或1的值。

[0052] 在第一部分(T1)，比较器C12将多电平信号(MLS1)与参考信号(R2)进行比较，并且由于多电平信号(MLS1)小于参考信号(R2)而输出0。因此，单电平信号(SLS12)也为0。此外，比较器C13将多电平信号(MLS1)与参考信号(R3)进行比较，并且因为多电平信号(MLS1)小于参考信号(R3)而输出0。因此，单电平信号(SLS13)也为0。

[0053] 由于多电平信号(MLS1)在第二部分(T2)大于参考信号(R1)和参考信号(R2)但小于参考信号(R3)，所以单电平信号(SLS11)和单电平信号(SLS12)为1，而单电平信号(SLS13)为0。

[0054] 由于多电平信号(MLS1)在第三部分(T3)大于参考信号(R1)、参考信号(R2)和参考信号(R3)，所以单电平信号(SLS11)、单电平信号(SLS12)和单电平信号(SLS13)为1。

[0055] 由于多电平信号(MLS1)在第四部分(T4)大于参考信号(R1)但小于参考信号(R2)和参考信号(R3)，所以单电平信号(SLS11)为1，而单电平信号(SLS12)和单电平信号(SLS13)为0。

[0056] 也就是说，通过将具有四个信号电平(L1至L4)的多电平信号(MLS1)转换成在每个部分(T1至T4)中三个具有两个信号电平(0，1)的单电平信号(SLS11至SLS13)来表示该多电平信号(MLS1)。

[0057] 再次参照图1，解码和时序偏斜调整电路200从转换器100接收n*(m-1)个单电平信号(SLS11至SLSn(m-1))，并进行或执行预定义操作以产生输出信号(OS)，并且可以使用n*(m-1)个单电平信号(SLS11至SLSn(m-1))来补偿n个多电平信号(MLS1至MLSn)之间的时序偏斜。例如，转换器100对单电平信号执行预定义操作以产生输出信号。

[0058] 结果，即使在n个多电平信号(MLS1至MLSn)之间存在时序偏斜，也可以通过对n个多电平信号(MLS1至MLSn)之间存在的时序偏斜进行补偿来输出从解码和时序偏斜调整电路200输出的输出信号(OS)。

[0059] 尽管图1例示了一个输出信号(OS)，但本发明不限于此。例如，时序偏斜调整电路200可以被配置为输出多个输出信号。此外，输出信号(OS)可以通过根据由解码和时序偏斜调整电路200执行的操作的形式而被修改成多个片段来实现。

[0060] 解码和时序偏斜调整电路200不限于特定配置。也就是说，接收n*(m-1)个单电平信号(SLS11至SLSn(m-1))并执行预定义操作以产生输出信号(OS)，并且使用n*(m-1)个单电平信号(SLS11至SLSn(m-1))对n个多电平信号(MLS1至MLSn)之间的时序偏斜进行补偿的解码和时序偏斜调整电路200不限于特定配置。

[0061] 在下文中，将参照图5来描述解码和时序偏斜调整电路200的示例性实施例，但如上所述，本发明的实施例不限于此。

[0062] 参照图5，解码和时序偏斜调整电路200包括缓冲电路210、解码电路220和时序偏斜调整电路230。

[0063] 缓冲电路210接收n*(m-1)个单电平信号(SLS11至SLSn(m-1))，缓冲该n*(m-1)个单电平信号(SLS11至SLSn(m-1))并输出缓冲的(或延迟的)单电平信号(BSLS11至BSLSn(m-1))。

[0064] 在一些实施例中，当解码电路220执行缓冲功能时，省略缓冲电路210。

[0065] 解码电路220对从缓冲电路210提供的缓冲的单电平信号(BSLS11至BSLSn(m-1))执行预定义操作，以产生输出信号。此外，解码电路220可以将所产生的输出信号(OS)输出到后续阶段的电路(未示出)。这里，后续阶段的电路可以是例如使用输出信号(OS)执行操作的电路或使用输出信号(OS)控制另一电路的操作的电路。例如，该电路可以使用输出信号(OS)作为时钟信号来控制另一电路的定时(timing)。

[0066] 如上所述，根据实施例可以存在多个输出信号(OS)，并且当省略缓冲电路210时，解码电路220直接接收单电平信号(SLS11至SLSn(m-1))。

[0067] 时序偏斜调整电路230使用缓冲的单电平信号(BSLS11至BSLSn(m-1))，或者当缓冲电路210被省略时使用单电平信号(SLSn11至SLSn(m-1))，来对n个多电平信号(MLS1至MLSn)之间的时序偏斜进行补偿。

[0068] 具体地，时序偏斜调整电路230可以控制解码电路220，使得解码电路220输出n个多电平信号(图1的MLS1至MLSn)之间的时序偏斜得到补偿的输出信号(OS)。在一个实施例中，输出信号(OS)由多个子信号组成，这些子信号彼此同步(例如，子信号之间没有偏斜)。在一个实施例中，一个或更多个子信号被用于控制另一电路的操作或控制另一电路的定时。

[0069] 尽管解码电路220和时序偏斜调整电路230在附图中被分开例示，但实施例不限于此。在一些实施例中，时序偏斜调整电路230通过被集成到解码电路220中来实现。

[0070] 在具有多个信号电平的多电平信号的情况下，补偿多电平信号之间的时序偏斜比补偿具有两个信号电平的单电平信号之间的时序偏斜更加困难且更加复杂。因此，在本实施例中，每个具有n个信号电平的多电平信号通过m-1个参考信号和n*(m-1)个比较器被转换成n*(m-1)个单电平信号，并且使用转换后的单电平信号来补偿多电平信号之间的时序偏斜。因此，可以更容易地补偿多电平信号之间存在的时序偏斜。

[0071] 图6是例示了根据本发明构思的示例性实施例的半导体装置的框图。图7是图6的解码和时序偏斜调整电路的示例性详细框图。在下文中，将省略对上述实施例的重复描述，并且将主要描述不同之处。

[0072] 参照图6，半导体装置2的时序偏斜调整电路400基于从解码电路300输出的输出信号(OS)来补偿n个多电平信号(MLS1至MLSn)之间的时序偏斜。在一个实施例中，时序偏斜调整电路400通过基于从解码电路300输出的输出信号(OS)产生用来补偿n个多电平信号(MLS1至MLSn)之间的时序偏斜的控制信号(CS)，并且通过将该控制信号(CS)提供给解码电路300，来使解码电路300输出n个多电平信号(MLS1至MLSn)之间的时序偏斜得到补偿的输出信号(OS)。

[0073] 根据这样的配置，在一些实施例中，最初由解码电路300输出的输出信号(OS)是n个多电平信号(MLS1至MLSn)之间的时序信号偏斜未得到补偿的信号。因此，半导体装置2不将输出信号(OS)输出到外部，而仅将输出信号(OS)提供给时序偏斜调整电路400。换句话说，半导体装置2可能需要固定时间的初始化时间，直到解码电路300输出n个多电平信号(MLS1至MLSn)之间的时序偏斜得到补偿的输出信号(OS)。例如，解码电路300可以在第一时间段期间基于第一缓冲的单电平信号输出第一输出信号，时序偏斜调整电路400可以在第二时间段期间基于第一输出信号产生控制信号(CS)，解码电路300可以在第三时间段期间使用控制信号(CS)对第二缓冲的单电平信号执行时序偏斜补偿操作以产生第二输出信号，然后在第四时间段期间将第二输出信号(例如，时钟信号)输出到外部电路。

[0074] 执行这些动作的解码电路300和时序偏斜调整电路400的配置不限于任何特定实施例。在下文中，将参照图7来描述示例，但是，本发明的实施例不限于此。

[0075] 参照图7，解码电路300包括缓冲电路310和解码器320。

[0076] 缓冲电路310接收n*(m-1)个单电平信号(SLS11至SLSn(m-1))，并缓冲该n*(m-1)个单电平信号(SLS11至SLSn(m-1))以输出缓冲的单电平信号(BSLS11至BSLSn(m-1))。

[0077] 解码器320对从缓冲电路310提供的缓冲的单电平信号(BSLS11至BSLSn(m-1))执行预定义操作以产生输出信号(OS)，并输出所产生的输出信号(OS)。如上所述，可以根据实施例提供多个输出信号OS。

[0078] 时序偏斜调整电路400基于从解码器320输出的输出信号(OS)，产生补偿n个多电平信号(MLS1至MLSn)之间的时序偏斜的控制信号(CS)，并且将该控制信号(CS)提供给缓冲电路310。结果，缓冲电路310将n个多电平信号(MLS1至MLSn)之间的时序偏斜得到补偿的缓冲的单电平信号(BSLS11至BSLSn(m-1))提供给解码器320，并且解码器320还可以输出n个多电平信号(MLS1至MLSn)之间的时序偏斜得到补偿的输出信号(OS)。例如，缓冲电路310可以在第一时间段期间基于第一未缓冲的单电平信号输出第一缓冲的单电平信号，解码器320可以在第二时间段期间基于第一缓冲的单电平信号将第一输出信号输出到时序偏斜调整电路400，时序偏斜调整电路400可以在第三时间段期间基于第一输出信号产生控制信号(CS)，缓冲电路310可以在第四时间段期间使用控制信号(CS)对第二未缓冲的单电平信号执行时序偏斜补偿操作，以输出第二缓冲的单电平信号，解码器300可以在第五时间段期间基于第二缓冲的单电平信号将第二输出信号输出到外部电路。

[0079] 图8是例示了根据本发明构思的示例性实施例的半导体装置的框图。图9是图8的示例性详细框图。

[0080] 在下文中，尽管将基于从外部源提供具有三个信号电平(即，m＝3)的三个(即，n＝3)多电平信号(例如，C-PHY信号)的假设来描述半导体装置，但本发明构思的实施例不限于此。在下文中，将主要描述与上述实施例的不同之处。

[0081] 参照图8和图9，半导体装置3包括比较电路1100(例如，信号比较器)、延迟电路1200、OR门电路1300、CDR(时钟和数据恢复)电路1400和触发器电路1500。

[0082] 这里，例如，比较电路1100对应于上述转换器(例如，图1的100)，延迟电路1200对应于上述缓冲电路(例如，图5的210)，OR门电路1300和触发器电路1500对应于上述解码电路(例如，图5的220)，CDR电路1300对应于上述时序偏斜调整电路(例如，图5的230)，但本发明构思不限于此。

[0083] 三个具有三个信号电平的多电平信号(A、B和C)被提供给比较电路1100。比较电路1100包括九个比较器1110至1190(例如，1110、1120、1130、1140、1150、1160、1170、1180和
1190)。这里，由于当多电平信号(A、B和C)是C-PHY信号时，需要三个比较器1130、1160和
1190来检测包括在多电平信号(A、B和C)中的特定信号，但如果多电平信号(A、B和C)不是C-PHY信号，则可以省略三个比较器1130、1160和1190。

[0084] 六个比较器1110、1120、1140、1150、1170和1180将两个参考信号(R1和R2)与三个多电平信号(A、B和C)进行比较，以输出单电平信号(AH、AL、BH、BL、CH和CL)。

[0085] 延迟电路1200接收单电平信号(AH、AL、BH、BL、CH和CL)并缓冲(或延迟)单电平信号(AH、AL、BH、BL、CH和CL)，以输出延迟的单电平信号(BAH、BAL、BBH、BBL、BCH和BCL)。为此，延迟电路1200包括多个可变延迟元件1210至1260(例如，1210、1220、1230、1240、1250和1260)。在省略这种延迟电路1200的实施例中，单电平信号(AH、AL、BH、BL、CH和CL)被直接提供给OR门电路1300。

[0086] OR门电路1300对所提供的单电平信号(BAH、BAL、BBH、BBL、BCH和BCL)中的两个单电平信号执行OR运算。在一个实施例中，OR门电路1300包括：对单电平信号(BAH和BBL)执行OR运算的OR门1310、对单电平信号(BBH和BCL)执行OR运算的OR门1320、对单电平信号(BCH和BAL)执行OR运算的OR门1330。

[0087] 在本实施例中，由于半导体装置3的输出信号所需的值是多电平信号(A，B和C)之间的差值，因此提供了OR门电路1300的这种配置。具体地，OR门1310对单电平信号(BAH和BBL)执行OR运算以输出多电平信号(A)与多电平信号(B)之间的差值，OR门1320对单电平信号(BBH和BCL)执行OR操作以输出多电平信号(B)与多电平信号(C)之间的差值，OR门1330对单电平信号(BCH和BAL)执行OR运算以输出多电平信号(C)与多电平信号(A)之间的差值。因此，当半导体装置3的必要输出信号的内容改变时，可以根据需要修改OR门电路1300的配置。

[0088] CDR电路1400从OR门电路1300的输出中提取多电平信号(A、B和C)的时钟信号，并将所提取的时钟信号提供给触发器电路1500。也就是说，CDR电路1400基于所提取的时钟信号控制触发器电路1500的输出定时。

[0089] CDR电路1400包括第一时钟提取电路1405、1410和1415，第二时钟提取电路1425、1430和1435以及第三时钟提取电路1445、1460和1465。第一时钟提取电路1405、1410和1415从OR门1310接收多电平信号(A)与多电平信号(B)之间的第一差值，并从第一差值中提取第一时钟信号。第二时钟提取电路1425、1430和1435从OR门1320接收多电平信号(B)与多电平信号(C)之间的第二差值，并从第二差值中提取第二时钟信号。第三时钟提取电路1445、
1460和1465从OR门1330接收多电平信号(C)与多电平信号(A)之间的第三差值，并从第三差值中提取时钟信号。在一个实施例中，组件1410、1430和1460是XOR门。在一个实施例中，组件1415、1435和1465是AND门。在一个实施例中，门1415接收时钟信号ABCKE，门1435接收时钟信号BCCKE，门1465接收时钟信号CACKE。

[0090] OR门1450对所提取的时钟信号执行OR运算，以最终计算多电平信号(A、B和C)的单个时钟信号。OR门1450的输出被存储在缓冲器1475中，并控制触发器电路1500的操作定时。

[0091] 触发器电路1500输出与从缓冲器1475提供的单个时钟信号同步的从OR门1310提供的多电平信号(A)与多电平信号(B)之间的差值、从OR门1320提供的多电平信号(B)与多电平信号(C)之间的差值以及从OR门1330提供的多电平信号(C)与多电平信号(A)之间的差值。

[0092] 具体地，触发器1510根据由CDR电路1400提取的单个时钟信号，将存储在缓冲器(BF1)中的多电平信号(A)与多电平信号(B)之间的差值输出作为输出信号(RxAB)；触发器1520根据由CDR电路1400提取的单个时钟信号，将存储在缓冲器(BF2)中的多电平信号(B)与多电平信号(C)之间的差值输出作为输出信号(RxBC)；触发器1530根据由CDR电路1400提取的单个时钟信号，将存储在缓冲器(BF3)中的多电平信号(C)与多电平信号(A)之间的差值输出作为输出信号(RxCA)。结果，触发器电路1500以多电平信号(A、B和C)之间的时序偏斜得到补偿的形式将必要信号(RxAB、RxBC和RxCA)输出到后续阶段。例如，信号RxAB、RxBC和RxCA可以输出为使得它们之间不存在偏斜。

[0093] 图10是用于说明根据本发明构思的示例性实施例的半导体装置的操作的示图。

[0094] 参照图9和图10，例如，当如图所示在多电平信号(A)与多电平信号(B)之间存在时序偏斜(延迟d)时，多电平信号(A)和多电平信号(B)被提供给半导体装置3。接收这些多电平信号(A和B)的半导体装置3将多电平信号(A和B)转换成多个单电平信号，从转换后的单电平信号中提取时钟信号，并且根据所提取的时钟信号输出半导体装置3的输出信号(RxAB、RxBC和RxCA)。因此，输出信号(RxAB、RxBC和RxCA)是以通过上述过程补偿了时序偏斜(延迟d)的形式输出的。

[0095] 图11是例示了根据本发明构思的示例性实施例的半导体装置的框图。图12是用于说明图11的寄存器的示图。将基于从外部源提供三个(即，n＝3)具有三个信号电平(即，m＝3)的多电平信号(例如，C-PHY信号)的假设来描述图11的半导体装置，但本发明构思的实施例不限于此。在下文中，将主要描述与上述实施例的不同之处。

[0096] 参照图11，半导体装置4包括比较电路2100、缓冲电路2200、OR门电路2300和时序偏斜调整电路2400。

[0097] 这里，比较电路2100可以对应于前述转换器(例如，图6的100)，缓冲电路2200可以对应于前述缓冲电路(例如，图7的310)，OR门电路2300可以对应于前述解码器(例如，图7的320)，但不限于此。

[0098] 三个具有三个信号电平的多电平信号(A、B和C)被提供给比较电路2100。比较电路2100包括六个比较器2110至2160(例如，2110、2120、2130、2140、2150和2160)。六个比较器
2110至2160将两个参考信号(R1和R2)与三个多电平信号(A、B和C)进行比较，以输出六个单电平信号(AH、AL、BH、BL、CH和CL)。

[0099] 缓冲电路2200包括接收器2210(例如，可以包括多个收发器)和寄存器电路2220。接收器2210使用从锁相环(PLL)2250提供的高频时钟(HCK)信号对所提供的单电平信号(AH、AL、BH、BL、CH和CL)进行采样，并将采样结果存储在寄存器电路2220中。例如，寄存器电路2220可以包括多个寄存器，其中每个寄存器存储一个被采样的单电平信号。这里，高频时钟(HCK)信号可以是通过锁相环2250将从振荡器(OSC)2260提供的低频时钟(LCK)转换成高频时钟(HCK)信号的信号。

[0100] 寄存器电路2220可以以位为单位存储从接收器2210提供的采样结果。同时参照图11和图12，在一些实施例中，寄存器电路2220包括在接收信号的接收装置中使用的反序列化寄存器2221。反序列化寄存器2221从时序偏斜调整电路2400接收控制信号(CS)，并在反序列化寄存器2221中存储的位数据中反映预定延迟(DELAY)。在一些实施例中，反序列化寄存器2221反映延迟(DELAY)的方法可以是例如对存储在反序列化寄存器2221中的数据执行移位，但本发明构思的实施例不限于此。

[0101] 参照图11，寄存器电路2220将由控制信号(CS)执行了移位的单电平信号(AH、AL、BH、BL、CH和CL)提供给OR门电路2300。

[0102] OR门电路2300对成对的所提供的单电平信号(BAH、BAL、BBH、BBL、BCH和BCL)执行OR运算。在一个实施例中，OR门电路2300包括：用于对单电平信号(AH和BL)执行OR运算的OR门2331、用于对单电平信号(BH和CL)执行OR运算的OR门2332、用于对单电平信号(CH和AL)进行OR运算的OR门2333。

[0103] 类似地，在本实施例中，由于半导体装置4的输出信号所需的值是多电平信号(A、B和C)之间的差值，因此提供了OR门电路2300的这种配置。因此，当半导体装置4的必要的输出信号的内容改变时，可以根据需要修改OR门电路2300的配置。

[0104] 时序偏斜调整电路2400检查来自OR门电路2300的输出的多电平信号(A、B和C)之间是否存在时序偏斜，如果存在时序偏斜，则时序偏斜调整电路2400产生用于补偿时序偏斜的控制信号(CS)，并将控制信号(CS)输出到寄存器电路2220。当完成这种补偿时，时序偏斜调整电路2400将多电平信号(A、B和C)之间的差值输出作为输出信号(RxAB、RxBC和RxCA)。结果，后续阶段所需的信号(RxAB、RxBC和RxCA)以多电平信号(A、B和C)之间的时序偏斜得到补偿的形式被输出。

[0105] 图13和图14是用于说明根据本发明构思的示例性实施例的半导体装置的操作的示图。

[0106] 参照图10、图11和图13，在图10的时间t2从多电平信号(A)转换的单电平信号(AH)从0转变到1，单电平信号(AL)继续为1。由于多电平信号(B)相对于多电平信号(A)延迟了d，因此单电平信号(BH)在时间t2+d从1转变到0，单电平信号(BL)继续为1。

[0107] 接收器2210使用高频时钟(HCK)信号对这种单电平信号(AH、AL、BH和BL)进行采样，并将采样结果存储在寄存器电路2220中。由于在单电平信号(AH、AL、BH和BL)中存在延迟(d)，所以在存储在寄存器电路2220中的位数据中也存在延迟(d)。

[0108] 由于这种延迟(d)也存在于通过OR门电路2300输出的输出信号(A-B、B-C和C-A)中，所以时序偏斜调整电路2400例如将用于延迟单电平信号(AH和AL)的控制信号(CS)提供给寄存器电路2220以补偿时序偏斜。

[0109] 参照图14，以这种方式被提供有来自时序偏斜调整电路2400的控制信号(CS)的寄存器电路2220通过对需要被延迟的单电平信号(AH和AL)执行移位来补偿单电平信号(AH和AL)与单电平信号(BH和BL)之间的延迟(d)。例如，对单电平信号(AH和AL)执行两个位的右移位，使得单电平信号(AH和AL)与单电平信号(BH和BL)彼此同步。

[0110] 图15是例示了根据本发明构思的示例性实施例的半导体测试设备的框图。

[0111] 参照图15，半导体测试设备3000包括接收器3100和测试器3200(例如，测试器装置或测试器电路)。

[0112] 接收器3100从测试对象(TO)(例如，待测试的半导体电路)接收多电平信号(MLS)，并产生测试器3200中所需的输出信号(OS)。

[0113] 测试器3200可以使用从接收器3100提供的输出信号(OS)来测试测试对象(TO)(例如，正在被测试的半导体装置)。例如，如果多电平信号(MLS)之间存在偏斜，并且测试设备3000将对该多电平信号执行测试，则测试设备3000可能错误地确定测试对象(TO)发生故障。输出信号(OS)可以包括彼此同步的多个子信号(即，子信号之间不存在偏斜)。因此，如果测试器3200对子信号执行测试，并且从该测试中确定存在故障，则测试结果更可能是准确的(例如，不太可能由于时序偏斜而推测发生错误)。

[0114] 在一些实施例中，测试对象(TO)可以包括图像传感器(接触式图像传感器(CIS)：互补金属氧化物半导体(CMOS)图像传感器)，但本发明构思的实施例不限于此。

[0115] 接收器3100可以采用上述实施例中的一个实施例的配置(例如，半导体装置1、2或3或4)。也就是说，接收器3100接收多个多电平信号(MLS)，将多个多电平信号(MLS)转换成多个单电平信号，然后使用多个单电平信号产生输出信号(OS)。此外，接收器3100使用多个单电平信号补偿多个多电平信号(MLS)之间的时序偏斜，并且可以将结果反映在输出信号(OS)上。

[0116] 总而言之，本领域技术人员将理解的是，在基本上不脱离本发明的原理的情况下，可以对上述示例性实施例进行许多变化和修改。

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