【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号機器に用いられ、複合同期信号から垂直同期信号を分離するためのディジタル垂直同期信号分離回路に関する。

【０００２】

【従来の技術】一般に、複合同期信号から垂直同期信号を分離する回路は２つの動作ステップからなる。 すなわち、最初のステップで複合同期信号をアナログの積分回路を通して積分波形信号に変換し、次のステップでその積分波形信号の電圧と予め設定されたしきい値電圧との大小関係をコンパレータ（比較回路）で比較し、その比較結果を垂直同期信号として出力する。

【０００３】図１３に従来の垂直同期信号分離回路の具体的構成の一例を示す。 なお当該具体例はＣＱ出版発行の「基礎からの映像信号処理」に記載されているアナログ構成による垂直同期信号分離回路を引用したものである。

【０００４】まず構成について説明する。 ７ａ、７ｂ、
７ｃは抵抗器、８はコンデンサ、９はコンパレータ、Ｓ
ＹＮＣは複合同期信号、ＶＤは出力垂直同期信号である。 複合同期信号ＳＹＮＣは抵抗器７ａの一端に入力されている。 抵抗器７ａの他端にはコンデンサ８の一端およびコンパレータ９の正入力端子が接続されている。 コンデンサ８の他端はグランドに接続されている。 抵抗器７ａとコンデンサ８でアナログの積分回路を構成している。 抵抗器７ｂは一端に電源が接続され、他端に抵抗器７ｃの一端およびコンパレータ９の負入力端子が接続されている。 抵抗器７ｃの他端はグランドに接続されている。 抵抗器７ｂと抵抗器７ｃで分圧回路を構成している。 コンパレータ９の出力端子から複合同期信号ＶＤが出力される。

【０００５】次に図１３の回路の動作について説明する。 複合同期信号ＳＹＮＣは垂直同期期間と呼ばれる期間を有している。 垂直同期期間の正のパルスは垂直同期期間以外の期間の正のパルスと比較して狭い特徴がある。 その波形上の特徴を利用し垂直同期期間を垂直同期信号として複合同期信号からとりだすのが図１３の回路の主とする動作である。

【０００６】抵抗器７ａおよびコンデンサ８で構成されるアナログの積分回路は複合同期信号ＳＹＮＣを積分波形に変換してコンパレータ９の正入力端子に出力する。
抵抗器７ｂ、７ｃで構成される分圧回路は電源電圧をしきい値電圧に変換してコンパレータ９の負入力端子に出力する。 コンパレータ９は正入力端子の電圧と負入力端子の電圧の大小関係を比較し、正入力端子の電圧が負入力端子の電圧より高ければ”Ｈ”を、正入力端子の電圧が負入力端子の電圧より低ければ”Ｌ”を出力する事によって複合同期信号ＳＹＮＣの波形から垂直同期期間を判断し垂直同期信号ＶＤとして出力している。

【０００７】これを詳細に図１４を使って説明する。 まず複合同期信号ＳＹＮＣが連続して幅の広い正のパルスである状態から幅の狭い正のパルスの状態へ移る過渡状態の場合（図１４中ｔ０からｔ１の期間）について説明する。 上述した積分回路がこの場合の過渡状態にあるパルスを積分変換すると積分波形の電圧は時間が経つにつれて減少する。 その積分波形はコンパレータ９によって上述したしきい値電圧と比較される。 この場合積分波形がしきい値電圧より高い電圧であれば依然としてコンパレータ９で比較された結果”Ｈ”が垂直同期信号ＶＤとして出力されるが、積分波形がしきい値電圧より低い電圧になるとコンパレータ９で比較された結果”Ｌ”が垂直同期信号ＶＤとして出力される。

【０００８】次に複合同期信号ＳＹＮＣが連続して幅の狭い正のパルスである状態の場合（図１４中ｔ１からｔ
２の期間）についての動作について説明する。 上述した積分回路がこの場合の幅の狭い正のパルスを積分波形に変換すると上述したしきい値電圧と比較して電圧の低い積分波形に変換される。 その積分波形はコンパレータ９
によって上述したしきい値電圧と比較される。 この場合積分波形の電圧はしきい値電圧より低い電圧なのでコンパレータ９で比較された結果”Ｌ”が垂直同期信号ＶＤ
として出力される。

【０００９】次に複合同期信号ＳＹＮＣが連続して幅の狭い正のパルスである状態から幅の広い正のパルスの状態へ移る過渡状態の場合（図１４中ｔ２からｔ３の期間）について説明する。 上述した積分回路がこの場合の過渡状態にあるパルスを積分変換すると積分波形の電圧は時間が経つにつれて増加する。 その積分波形はコンパレータ９によって上述したしきい値電圧と比較される。
この場合積分波形がしきい値電圧より低い電圧であれば依然としてコンパレータ９で比較された結果”Ｌ”が垂直同期信号ＶＤとして出力されるが、積分波形がしきい値電圧より高い電圧になるとコンパレータ９で比較された結果”Ｈ”が垂直同期信号ＶＤとして出力される。

【００１０】次に複合同期信号が連続して幅の広い正のパルスである状態の場合（図１４中ｔ０以前あるいはｔ
３からｔ４の期間）についての動作について説明する。
上述した積分回路がこの場合の幅の広い正のパルスを積分波形に変換すると上述したしきい値電圧と比較して高い電圧の積分波形に変換される。 その積分波形はコンパレータ９によって上述したしきい値電圧と比較される。
この場合積分波形の電圧はしきい値電圧より高い電圧なのでコンパレータ９で比較された結果”Ｈ”が垂直同期信号ＶＤとして出力される。

【００１１】

【発明が解決しようとする課題】上述に示すような従来技術の垂直同期信号分離回路には欠点が３つある。

【００１２】第１に、積分回路はアナログ回路で構成されている。 積分回路を構成している各素子は温度係数を有しており周囲の温度によってその各素子の電気的特性値が変化する。 また一般に実際に製造された各素子は設計値と比べて誤差を含んでおり、従って実際の各素子の電気的特性値はばらついていると考えるのが普通である。 そのような周囲温度の変動、個別素子のばらつき、
等による外部環境の影響により時定数が変化する。 その時定数を一定に保つ為には、正確な時定数の調整が必要となる欠点がある。

【００１３】第２に、コンパレータのしきい値電圧はアナログ量（電圧）で与えている。 上述の従来例では電源電圧の変動、周囲温度の変動、個別素子のばらつき、等による外部環境の影響によりしきい値電圧が変動する。
しきい値電圧が変動すれば、積分波形とのコンパレータによる比較結果も変動する。 その結果、複合同期信号Ｓ
ＹＮＣと垂直同期信号ＶＤとの位相のばらつきが生じやすくなり、安定した垂直同期信号が得られにくい欠点がある。

【００１４】第３に、電源電圧の変動、周囲温度の変動、個別素子のばらつき、等による外部環境の影響により積分波形に歪みが発生する場合がある。 積分波形に歪みが発生すれば、しきい値電圧とのコンパレータによる比較結果が変動する。 その結果、複合同期信号ＳＹＮＣ
と垂直同期信号ＶＤとの位相のばらつきが生じやすくなり、安定した垂直同期信号が得られにくい欠点がある。

【００１５】この発明は上記の問題点を解決するためになされたものであり、外部環境の影響を減少し、安定した垂直同期信号を出力することのできる垂直同期信号分離回路を得ることを目的とする。

【００１６】

【課題を解決するための手段】本発明の請求項１に係る課題解決手段は、複合同期信号を受け、前記複合同期信号をディジタル積分により変換したディジタル積分値を出力するディジタル積分手段と、前記ディジタル値と予め定められたディジタルしきい値とを受け、前記ディジタル積分値と前記ディジタルしきい値との比較に基づいて垂直同期信号を生成する垂直同期信号生成手段とを備える。

【００１７】本発明の請求項２に係る課題解決手段において、前記ディジタル積分手段は、前記複合同期信号を受け、前記複合同期信号をラッチしてラッチ信号を出力するラッチ手段と、前記ラッチ信号を受け、前記ラッチ信号に基づいてカウントアップあるいはカウントダウンして、そのカウント値を前記ディジタル積分値として出力するカウンタ手段とを備える。

【００１８】本発明の請求項３に係る課題解決手段において、前記垂直同期信号生成手段は、前記ディジタル積分値と前記ディジタルしきい値とを受け、前記ディジタル積分値と前記ディジタルしきい値とを比較してその比較結果出力信号を出力する比較手段と、前記比較結果出力信号を受け、前記比較結果出力信号を波形整形して前記垂直同期信号を出力する波形整形手段とを備える。

【００１９】本発明の請求項４に係る課題解決手段において、前記垂直同期信号生成手段は、前記ディジタル積分値と第１のディジタルしきい値とを受け、前記ディジタル積分値と前記第１のディジタルしきい値とを比較してその比較結果を第１の比較結果出力信号として出力する第１の比較手段と、前記ディジタル積分値と第２のディジタルしきい値とを受け、前記ディジタル積分値と前記第２のディジタルしきい値とを比較してその比較結果を第２の比較結果出力信号として出力する第２の比較手段と、前記第１の比較結果出力信号と前記第２の比較結果出力信号とを受け、前記第１の比較結果出力信号と前記第２の比較結果出力信号とに基づいて前記垂直同期信号を生成する信号生成手段とを備える。

【００２０】

【作用】本発明請求項１に係るディジタル垂直同期信号分離回路では、ディジタル積分手段により複合同期信号をディジタル積分しディジタル積分値に変換する。 そして垂直同期信号生成手段によりそのディジタル積分値とディジタルしきい値を比較し、その比較結果に基づいて垂直同期信号を出力する。 すなわちディジタル積分手段および垂直同期信号生成手段は、複合同期信号をディジタル的に処理して垂直同期信号を導出する。

【００２１】本発明請求項２に係るディジタル垂直同期信号分離回路では、ラッチ手段は複合同期信号を入力してラッチし、そのラッチ信号に基づいてアップダウンカウンタがアップまたはダウンする。

【００２２】本発明請求項３に係るディジタル垂直同期信号分離回路では、比較手段はディジタル積分値と予め定められたディジタルしきい値とを比較し比較結果を出力する。 波形整形手段はその比較結果出力信号を波形整形して垂直同期信号として出力する。

【００２３】本発明請求項４に係るディジタル垂直同期信号分離回路では、第１の比較手段はディジタル積分値と予め定められた第１のしきい値とを比較し第１の比較結果出力信号を出力する。 また第２の比較手段はディジタル積分値と予め定められた第２のしきい値とを比較し第２の比較結果出力信号を出力する。 そして信号生成手段は、第１および第２の比較結果出力信号に基づいて垂直同期信号を生成する。 第１、第２のしきい値を異ならせることにより、複合同期信号から垂直同期信号の生成にヒステリシス特性を持たせることが可能となる。

【００２４】

【実施例】

｛第１の実施例｝ ＜構成＞図１は本発明の第１の実施例を示す図である。
図１の１００はディジタル積分回路、１０１は垂直同期信号生成回路である。 また１ａ、１ｂ、１ｃはインバータ回路、２はＤフリップフロップ回路（以下Ｄ−ＦＦと称す）、３は８ビットアップ／ダウンカウンタ、４ａはコンパレータ、５ａ、５ｂはＯＲ回路、６はＪＫフリップフロップ回路（以下ＪＫ−ＦＦと称す）である。 ８ビットアップ／ダウンカウンタ３中のＤ（７：０）は８ビットデータ入力端子、Ｕ／Ｄはアップダウン制御入力端子、ＬＤはロード入力端子、ＴＣはキャリー／ボロー出力端子、Ｔはクロック入力端子、Ｑ（７：０）は８ビットデータ出力端子である。 コンパレータ４ａ中のＰ
（７：０）は８ビット比較データ入力端子、Ｑ（７：
０）は８ビットしきい値データ入力端子、Ｅはイネーブル入力端子、ＰＥＱは比較結果出力端子である。 ８ビットアップ／ダウンカウンタ３のアップダウン制御入力端子Ｕ／Ｄおよびロード入力端子ＬＤ、コンパレータ４ａ
のイネーブル入力端子Ｅ、ＪＫ−ＦＦ６の入力端子Ｊおよび入力端子Ｋは負論理入力である。

【００２５】複合同期信号ＳＹＮＣはインバータ１ａの入力端子に入力されている。 インバータ１ａの出力端子にはＤ−ＦＦ２の入力端子Ｄが接続されている。 Ｄ−Ｆ
Ｆ２の正転出力端子Ｑは、８ビットアップ／ダウンカウンタ３のアップダウン制御入力端子Ｕ／Ｄと、ＯＲ回路５ａの一方入力端子と、インバータ１ｃの入力端子とに接続され、反転出力端子ＱＣは８ビットアップ／ダウンカウンタ３の８ビットデータ入力端子Ｄ（７：０）の８
ビットすべてのビットに接続されている。 ８ビットアップ／ダウンカウンタ３は、ロード入力端子ＬＤにインバータ１ｂの出力端子が接続され、キャリー／ボロー出力端子ＴＣにインバータ１ｂの入力端子が接続され、８ビットデータ出力端子Ｑ（７：０）の８ビットの各ビットにコンパレータ４ａの比較入力端子Ｐ（７：０）の８ビットの各ビットが接続されている。 インバータ１ａ、Ｄ
−ＦＦ２によりラッチ手段、８ビットアップ／ダウンカウンタ３、インバータ１ｂによりカウンタ手段、これら両者によりディジタル積分回路１００を構成している。

【００２６】コンパレータ４ａは、しきい値データ入力端子Ｑ（７：０）に予め定められた８ビットのしきい値データ８０（１６進）が入力され、イネーブル入力端子Ｅにグランドが接続され、比較結果出力端子ＰＥＱにＯ
Ｒ回路５ａの他方入力端子およびＯＲ回５ｂの一方入力端子が接続されている。 ＪＫ−ＦＦ６は入力端子ＪにＯ
Ｒ回路５ａの出力端子が接続され、入力端子ＫにＯＲ回路５ｂの出力端子が接続され、正転出力端子Ｑからの信号を垂直同期信号ＶＤとして出力している。 インバータ１ｃの出力端子はＯＲ回路５ｂの他方入力端子に接続されている。 コンパレータ４ａで比較手段、インバータ１
ｃ、ＯＲ回路５ａ、ＯＲ回路５ｂ、ＪＫーＦＦ６で波形整形手段、これら両者で垂直同期信号生成回路１０１を構成している。

【００２７】＜動作＞まず全体的な動作について説明する。 ディジタル積分回路１００は、複合同期信号ＳＹＮ
Ｃを受け、この複合同期信号ＳＹＮＣをディジタル積分により変換したディジタル積分値を出力する。 垂直同期信号生成回路１０１は、ディジタル積分回路１００からのディジタル積分値と予め定められたディジタルしきい値とを受け、ディジタル積分値とディジタルしきい値との比較に基づいて垂直同期信号ＶＤを生成する。

【００２８】次にディジタル積分回路１００の動作について、８ビットアップ／ダウンカウンタ３の動作を中心に説明する。 アップダウン制御入力端子Ｕ／Ｄに”Ｌ”
が入力されると、８ビットアップ／ダウンカウンタ３はカウントアップしていく。 逆に”Ｈ”が入力されるとカウントダウンしていく。 複合同期信号ＳＹＮＣはインバータ１ａを介してＤ−ＦＦ２の入力端子Ｄに入力されており、Ｄ−ＦＦ２の正転出力端子Ｑは８ビットアップ／
ダウンカウンタ３のアップダウン制御入力端子Ｕ／Ｄにつながっているので、８ビットアップ／ダウンカウンタ３は複合同期信号ＳＹＮＣが”Ｈ”の場合カウントアップし、”Ｌ”の場合カウントダウンする。 またカウントアップの場合はＤ−ＦＦ２の反転出力端子ＱＣに”Ｈ”
が出力されているので８ビットアップ／ダウンカウンタ３の８ビットデータ入力端子Ｄ（７：０）にＦＦ（１６
進）が入力され、逆にカウントダウンの場合８ビットデータ入力端子Ｄ（７：０）に０が入力される。 カウント値は８ビットデータ出力端子Ｑ（７：０）から出力される。 カウントアップのときで且つ８ビットデータ出力端子Ｑ（７：０）が全て”Ｈ”（カウント値がＦＦ（１６
進））になったとき、またはカウントダウンのときで且つ８ビットデータ出力端子Ｑ（７：０）が全て”Ｌ”
（カウント値が０）になったとき、キャリー／ボロー出力端子ＴＣは”Ｈ”を出力し、それ以外の場合は”Ｌ”
を出力する。 ロード入力端子ＬＤに”Ｌ”が入力されると８ビットアップ／ダウンカウンタ３は８ビットデータ入力端子Ｄ（７：０）の値をロードする。 キャリー／ボロー出力端子ＴＣはインバータ１ｂを介してロード入力端子ＬＤに入力されているので、キャリー／ボロー出力端子ＴＣが”Ｈ”のとき８ビットアップ／ダウンカウンタ３は８ビットデータ入力端子Ｄ（７：０）の値をロードする。 従って複合同期信号ＳＹＮＣが”Ｈ”の場合、
８ビットアップ／ダウンカウンタ３はカウントアップしていき、カウント値がＦＦ（１６進）になれば、８ビットデータ入力端子Ｄ（７：０）の値であるＦＦ（１６
進）をロードするのでカウント値はＦＦの状態を保持する。 また複合同期信号ＳＹＮＣが”Ｌ”の場合、８ビットアップ／ダウンカウンタ３はカウントダウンしていき、カウント値が０になれば、８ビットデータ入力端子Ｄ（７：０）の値である０をロードするのでカウント値は０の状態を保持する。 以上の動作により、ディジタル積分回路１００は８ビットアップ／ダウンカウンタ３の８ビットデータ出力端子Ｑ（７：０）に図２のカウンタ出力に示すような積分波形信号を出力する。

【００２９】次に垂直同期信号生成回路１０１の動作について説明する。 コンパレータ４ａは比較データ入力端子Ｐ（７：０）としきい値データ入力端子Ｑ（７：０）
の値が等しいとき、比較結果出力端子ＰＥＱに”Ｌ”を出力し、異なるとき、”Ｈ”を出力する。 イネーブル入力端子Ｅに”Ｌ”が入力されるとコンパレータ４ａは比較動作を実行し、”Ｈ”が入力されると比較動作を実行しない。 この実施例の場合イネーブル入力端子Ｅはグランドに接続されているので常に比較動作が実行される。
比較データ入力端子Ｐ（７：０）に与えられる８ビットアップ／ダウンカウンタ３のカウント値としきい値データ入力端子Ｑ（７：０）に与えられる予め定められたしきい値（この場合８０（１６進））が等しいくない場合はコンパレータ４ａの比較結果出力端子ＰＥＱに”Ｈ”
が出力されるので、ＯＲ回路５ａおよび５ｂの出力からはともに”Ｈ”が出力される。 ＪＫ−ＦＦ６の入力端子ＪおよびＫに”Ｈ”が入力されると、ＪＫ−ＦＦ６の正転出力端子ＱはＪＫ−ＦＦ６の動作により、クロックが入力される前の正転出力端子Ｑ（垂直同期信号ＶＤ）の値が保持される。 よって８ビットアップ／ダウンカウンタ３のカウント値（ディジタル積分値）としきい値が等しくなければ垂直同期信号ＶＤは従前の値を保持する。
カウント値としきい値が等しい場合はコンパレータ４ａ
の比較結果出力端子ＰＥＱに”Ｌ”が出力され、ＯＲ回路５ａの出力端子にはＤ−ＦＦ２の正転出力端子Ｑの値が出力され、ＯＲ回路５ｂの出力端子にはＤ−ＦＦ２の正転出力端子Ｑの反転した値が出力され、これらがそれぞれＪＫ−ＦＦ６の入力端子ＪおよびＫに入力される。
よってコンパレータ４ａの比較結果出力端子ＰＥＱが”
Ｌ”のとき（しきい値と８ビットアップ／ダウンカウンタ３のカウント値が等しいとき）、Ｄ−ＦＦ２の正転出力端子Ｑが”Ｈ”のとき（カウントダウンのとき）ＪＫ
−ＦＦ６の動作は、ＪＫ−ＦＦ６の正転出力端子Ｑを”
Ｌ”にセットし、Ｄ−ＦＦ２の正転出力端子Ｑが”Ｌ”
のとき（カウントアップのとき）ＪＫ−ＦＦ６の動作は、ＪＫ−ＦＦ６の正転出力端子Ｑを”Ｈ”にセットする。 以上の動作により垂直同期信号生成回路１０１はＪ
Ｋ−ＦＦ６の正転出力端子Ｑに図２のＶＤに示すような垂直同期信号ＶＤを出力する。

【００３０】次にさらに詳細な動作について図２、図３
および図４を用いて説明する。 なお図３、図４は２段併記されたタイミング波形図を一点鎖線部分で左右に切り分けた各々の図である。 図３、図４中の５ａ（ｏｕｔ）
はＯＲ回路５ａの出力端子の信号、５ｂ（ｏｕｔ）はＯ
Ｒ回路５ｂの出力端子の信号を意味する。

【００３１】まず複合同期信号ＳＹＮＣが連続して幅の広い正のパルスである状態から幅の狭い正のパルスの状態へ移る過渡状態の場合（図２、図３および図４中ｔ０
からｔ１の期間）について説明する。 複合同期信号ＳＹ
ＮＣが”Ｈ”から”Ｌ”になると８ビットアップ／ダウンカウンタ３はカウントダウンをはじめる。 そのカウント値はコンパレータ４ａによって上述したしきい値データ（この実施例では８０（１６進））と比較される。 この場合カウント値がしきい値データと異なればコンパレータ４ａは比較結果出力端子ＰＥＱに”Ｈ”を出力し、
ＯＲ回路５ａおよび５ｂの出力端子に”Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”
Ｈ”を保持する。さらに８ビットアップ／ダウンカウンタ３がカウントダウンするとカウント値としきい値データの値が等しくなる。その時コンパレータ４ａは比較結果出力端子ＰＥＱに”Ｌ”を出力し、ＯＲ回路５ａの出力端子に”Ｈ”、ＯＲ回路５ｂの出力端子に”Ｌ”が出力されるので、ＪＫ−ＦＦ６はリセット動作をして”
Ｌ”を垂直同期信号ＶＤとして出力する。さらに８ビットアップ／ダウンカウンタ３がカウントダウンすると、
しきい値データとカウント値が再び異なるので、コンパレータ４ａの比較結果出力端子ＰＥＱからは”Ｈ”が出力される。 するとＯＲ回路５ａおよび５ｂの出力端子に”Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｌ”を保持する。 よって図２、図３
および図４に示すようにｔ０からｔ１の部分はカウント値が８０（１６進）より低くなったとき図２、図３および図４に示すタイミングで垂直同期信号ＶＤは”Ｌ”になる。

【００３２】次に複合同期信号ＳＹＮＣが連続して幅の狭い正のパルスである状態の場合（図２、図３および図４中ｔ１からｔ２の期間）についての動作について説明する。 上述したディジタル積分回路１００がこの場合の幅の狭い正のパルスを積分波形に変換すると、上述したしきい値データと比較して低いカウント値に変換される。 そのカウント値はコンパレータ４ａによって上述したしきい値データと比較される。 この場合カウント値はしきい値データと異なるので比較結果出力端子ＰＥＱ
に”Ｈ”が出力される。 するとＯＲ回路５ａおよび５ｂ
の出力端子には”Ｈ”が出力されるので、ＪＫ−ＦＦ６
は垂直同期信号ＶＤの従前の値”Ｌ”を保持する。 よって図２、図３および図４に示すようにｔ１からｔ２の部分は垂直同期信号ＶＤは”Ｌ”を保持する。

【００３３】次に複合同期信号ＳＹＮＣが連続して幅の狭い正のパルスである状態から幅の広い正のパルスの状態へ移る過渡状態の場合（図２、図３および図４中ｔ２
からｔ３の期間）について説明する。 複合同期信号ＳＹ
ＮＣが”Ｌ”から”Ｈ”になると８ビットアップ／ダウンカウンタ３はカウントアップをはじめる。 そのカウント値はコンパレータ４ａによって上述したしきい値データと比較される。 この場合カウント値がしきい値データと異なればコンパレータ４ａは比較結果出力端子ＰＥＱ
に”Ｈ”を出力し、ＯＲ回路５ａおよび５ｂの出力端子からも”Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｌ”を保持する。 さらに８ビットアップ／ダウンカウンタ３がカウントアップするとカウント値としきい値データの値が等しくなる。 その時比較結果出力端子ＰＥＱに”Ｌ”を出力し、これに応答してＯＲ回路５ａの出力端子に”Ｈ”、ＯＲ回路５ｂの出力端子に”Ｌ”が出力されるので、ＪＫ−ＦＦ６はセット動作をして”Ｈ”を垂直同期信号ＶＤとして出力する。 さらに８ビットアップ／ダウンカウンタ３がカウントアップすると、しきい値データとカウント値が再び異なるので、比較結果出力端子ＰＥＱからは”Ｈ”が出力される。 するとＯＲ回路５ａおよび５ｂの出力端子に”
Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同期信号Ｖ
Ｄの従前の値”Ｈ”を保持する。 よって図２、図３および図４に示すようにｔ２からｔ３の部分はカウント値が８０（１６進）より高くなったとき図２、図３および図４に示すタイミングで垂直同期信号ＶＤは”Ｈ”になる。

【００３４】次に複合同期信号ＳＹＮＣが連続して幅の広い正のパルスである状態の場合（図２、図３および図４中ｔ３からｔ４の期間）について説明する。 上述したディジタル積分回路１００がこの場合の幅の広い正のパルスを積分波形に変換すると上述したしきい値データ８
０（１６進）と比較して高いカウント値に変換される。
そのカウント値はコンパレータ４ａによって上述したしきい値データ８０（１６進）と比較される。 この場合カウント値はしきい値データと異なるので比較結果出力端子ＰＥＱに”Ｈ”が出力される。 するとＯＲ回路５ａおよび５ｂの出力端子には”Ｈ”が出力されるので、ＪＫ
−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｈ”を保持する。 よって図２、図３および図４に示すように、ｔ３からｔ４の部分は垂直同期信号ＶＤは”Ｈ”を保持する。

【００３５】上述に示すような実施例１のディジタル垂直同期信号分離回路には利点が３つある。

【００３６】第１に、ディジタル積分回路１００はディジタル回路で構成されているので周囲温度の変動、個別素子のばらつき、等による外部環境の影響を受ける事が少なく時定数が一定する。

【００３７】第２に、コンパレータ４ａのしきい値電圧はディジタル量で与えている。 このため電源電圧の変動、周囲温度の変動、個別素子のばらつき、等による外部環境によりしきい値電圧が変動しない。 その結果、複合同期信号ＳＹＮＣと垂直同期信号ＶＤとの位相のばらつきが生じず、安定した垂直同期信号ＶＤが得られる利点がある。

【００３８】第３に、この実施例によるディジタル構成の垂直同期信号分離回路では、Ｄ−ＦＦ２、８ビットアップ／ダウンカウンタ３、ＪＫ−ＦＦ６のクロック入力端子Ｔにクロック信号ＣＬＫを与えることにより同期制御をしているので、電源電圧の変動、周囲温度の変動、
個別素子のばらつき、等による外部環境を受けにくく積分波形に歪みが発生せず複合同期信号ＳＹＮＣと垂直同期信号ＶＤとの位相のばらつきがなくなり、安定した垂直同期信号ＶＤが得られる利点がある。

【００３９】｛第２の実施例｝ ＜構成＞図５は本発明の第２の実施例を示す図である。
図５中の１０２はディジタル積分回路、１０３は垂直同期信号生成回路である。 ディジタル積分回路１０２の構成は上述した実施例１のディジタル積分回路１００と同じであるので、説明は省略する。 垂直同期信号生成回路１０３において、６はＪＫフリップフロップ回路（以下ＪＫ−ＦＦと称す）、４ａ、４ｂはコンパレータである。 コンパレータ４ａおよび４ｂ中のＰ（７：０）は比較データ入力端子、Ｑ（７：０）はしきい値データ入力端子、Ｅはイネーブル入力端子、ＰＥＱは比較結果出力端子である。 コンパレータ４ａ、４ｂのイネーブル入力端子Ｅ、ＪＫ−ＦＦ６の入力端子Ｊおよび入力端子Ｋは負論理入力である。

【００４０】コンパレータ４ａは比較入力端子Ｐ（７：
０）の８ビットの各ビットに８ビットアップ／ダウンカウンタ３の８ビットデータ出力端子Ｑ（７：０）の８ビットの各ビットが接続され、しきい値データ入力端子Ｑ
（７：０）に予め定められた８ビットのしきい値データＣ０（１６進）が入力され、イネーブル入力端子ＥにＤ
−ＦＦ２の正転出力端子Ｑが接続され、比較結果出力端子ＰＥＱにＪＫ−ＦＦ６のＪ入力端子が接続されている。 コンパレータ４ｂは比較入力端子Ｐ（７：０）の８
ビットの各ビットに８ビットアップ／ダウンカウンタ３
の８ビットデータ出力端子Ｑ（７：０）の８ビットの各ビットが接続され、しきい値データ入力端子Ｑ（７：
０）に予め定められ８ビットのしきい値データ４０（１
６進）が入力され、イネーブル入力端子ＥにＤ−ＦＦ２
の反転出力端子ＱＣが接続され、比較結果出力端子ＰＥ
ＱにＪＫ−ＦＦ６のＫ入力端子が接続されている。 ＪＫ
−ＦＦ６は正転出力端子Ｑに垂直同期信号ＶＤを出力する。 コンパレータ４ａ、コンパレータ４ｂおよびＪＫーＦＦ６でシュミットコンパレータを構成している。 またコンパレータ４ａは第１の比較手段、コンパレータ４ｂ
は第２の比較手段、ＪＫ−ＦＦ６は信号生成手段として働く。

【００４１】＜動作＞インバータ１ａ、Ｄ−ＦＦ２、８
ビットアップ／ダウンカウンタ３、インバータ１ｂより構成されるディジタル積分回路１０２の動作については実施例１と同様であり、８ビットアップ／ダウンカウンタ３の８ビットデータ出力端子Ｑ（７：０）に複合同期信号ＳＹＮＣをディジタル積分した積分波形信号が出力される。 このディジタル積分値は垂直同期信号生成回路１０３において予め定められたディジタルしきい値と比較され、垂直同期信号生成回路１０３はその比較結果に基づいて垂直同期信号ＶＤを生成する。 この実施例では、垂直同期信号生成回路１０３の比較動作にヒステリシス特性が付与されており、以下その動作について説明する。

【００４２】コンパレータ４ａのイネーブル入力端子Ｅ
はＤ−ＦＦ２の正転出力端子Ｑに接続され、コンパレータ４ｂのイネーブル入力端子ＥはＤ−ＦＦ２の反転出力端子ＱＣに接続されているので、複合同期信号ＳＹＮＣ
が”Ｈ”なって８ビットアップ／ダウンカウンタ３がカウントアップするモードでは、Ｄ−ＦＦ２の正転出力端子Ｑは”Ｌ”、反転入力端子ＱＣは”Ｈ”となり、コンパレータ４ａが動作し、コンパレータ４ｂは動作せず、
このときコンパレータ４ｂの比較結果出力端子ＰＥＱ
に”Ｈ”が出力される。 逆に複合同期信号ＳＹＮＣが”
Ｌ”になって８ビットアップ／ダウンカウンタ３がカウントダウンするモードでは、コンパレータ４ａは動作せず、このときコンパレータ４ａの比較結果出力端子ＰＥ
Ｑに”Ｈ”が出力され、一方、コンパレータ４ｂが動作する。 従ってカ８ビットアップ／ダウンカウンタ３がカウントアップしている場合はカウント値はコンパレータ４ａに入力されているしきい値データＣ０（１６進）と比較され、コンパレータ４ｂの比較結果出力端子ＰＥＱ
は”Ｈ”に固定される。 一方、８ビットアップ／ダウンカウンタ３がカウントダウンしている場合はカウント値はコンパレータ４ｂに入力されているしきい値データ４
０（１６進）と比較され、コンパレータ４ａの比較結果出力端子ＰＥＱは”Ｈ”に固定される。 カウントアップの場合、８ビットアップ／ダウンカウンタ３のカウント値としきい値データＣ０（１６進）が等しければコンパレータ４ａの比較結果出力端子ＰＥＱに”Ｌ”が出力され、このときコンパレータ４ｂの比較結果出力端子ＰＥ
Ｑには”Ｈ”が出力されているので、ＪＫ−ＦＦ６は垂直同期信号ＶＤを”Ｈ”にセットする。 カウントダウンの場合、８ビットアップ／ダウンカウンタ３のカウント値としきい値データ４０（１６進）が等しければコンパレータ４ｂの比較結果出力端子ＰＥＱに”Ｌ”が出力され、このときコンパレータ４ａの比較結果出力端子ＰＥ
Ｑには”Ｈ”が出力されているので、ＪＫ−ＦＦ６は垂直同期信号ＶＤを”Ｌ”にセットする。 ８ビットアップ／ダウンカウンタ３のカウント値がしきい値データ４０
（１６進）およびしきい値データＣ０（１６進）のどちらにも等しくなければコンパレータ４ａの比較結果出力端子ＰＥＱおよびコンパレータ４ｂの比較結果出力端子ＰＥＱにはともに”Ｈ”が出力されているので、ＪＫ−
ＦＦ６は垂直同期信号ＶＤの従前の値を保持する。

【００４３】次にさらに詳細な動作について図６、図７
および図８を用いて説明する。 なお図７、図８は２段併記されたタイミング波形図を一点鎖線部分で左右に切り分けた各々の図である。 図７および図８中のＰＥＱ
（Ｊ）はコンパレータ４ａの比較結果出力端子ＰＥＱ、
ＰＥＱ（Ｋ）はコンパレータ４ｂの比較結果出力端子Ｐ
ＥＱを意味する。

【００４４】まず複合同期信号ＳＹＮＣが連続して幅の広い正のパルスである状態から幅の狭い正のパルスの状態へ移る過渡状態の場合（図６、図７および図８中ｔ０
からｔ１の期間）について説明する。 複合同期信号ＳＹ
ＮＣが”Ｈ”から”Ｌ”になると８ビットアップ／ダウンカウンタ３はカウントダウンをはじめる。 そのカウント値はコンパレータ４ｂによってしきい値データ４０
（１６進）と比較される。 一方コンパレータ４ａはＤ−
ＦＦ２の正転出力端子Ｑの値”Ｈ”がイネーブル入力端子Ｅに入力されるので、比較動作は実行されず比較結果出力端子ＰＥＱ（Ｊ）に”Ｈ”が出力される。 カウント値がしきい値データ４０（１６進）と異なればコンパレータ４ｂの比較結果出力端子ＰＥＱ（Ｋ）に”Ｈ”が出力される。 さらに８ビットアップ／ダウンカウンタ３がカウントダウンするとカウント値としきい値データ４０
（１６進）の値が等しくなる。 その時コンパレータ４ｂ
の比較結果出力端子ＰＥＱ（Ｋ）に”Ｌ”が出力されるので、ＪＫ−ＦＦ６はリセット動作をして”Ｌ”を垂直同期信号ＶＤとして出力する。 さらに８ビットアップ／
ダウンカウンタ３がカウントダウンすると、しきい値データとカウント値が再び異なるので、コンパレータ４ｂ
の比較結果出力端子ＰＥＱ（Ｋ）からは”Ｈ”が出力される。 よってＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｌ”を保持する。 よって図６、図７および図８に示すようにｔ０からｔ１の部分はカウント値が４０（１６
進）より低くなったとき図６、図７および図８に示すタイミングで垂直同期信号ＶＤは”Ｌ”になる。

【００４５】次に複合同期信号ＳＹＮＣが連続して幅の狭い正のパルスである状態の場合（図６、図７および図８中ｔ１からｔ２の期間）について説明する。 上述したディジタル積分回路１０２がこの場合の幅の狭い正のパルスを積分波形に変換するとしきい値データＣ０（１６
進）と比較して低いカウント値に変換される。 複合同期信号ＳＹＮＣが”Ｈ”になる事によってＤ−ＦＦ２の正転出力端子Ｑが”Ｌ”になり８ビットアップ／ダウンカウンタ３がカウントアップすると、この場合のカウント値はコンパレータ４ａのしきい値データＣ０（１６進）
と比較される。 この場合カウント値はしきい値データＣ
０（１６進）よりも常に小さく等しくならないので、結果としてコンパレータ４ａ、４ｂの比較結果出力端子Ｐ
ＥＱ（Ｋ）およびＰＥＱ（Ｊ）に”Ｈ”が出力される。
よってＪＫ−ＦＦ６は垂直同期信号の従前の値”Ｌ”を保持する。 また複合同期信号ＳＹＮＣが”Ｌ”になる事よってＤ−ＦＦ２の正転出力端子Ｑが”Ｈ”になり８ビットアップ／ダウンカウンタ３がカウントダウンすると、この場合のカウント値はコンパレータ４ｂのしきい値データ４０（１６進）と比較される。 カウント値がしきい値データ４０（１６進）と等しくなければ、結果としてコンパレータ４ａ、４ｂの比較結果出力端子ＰＥＱ
（Ｊ）とＰＥＱ（Ｋ）に”Ｈ”が出力されるので、垂直同期信号ＶＤは”Ｌ”が保持される。 一方、図６中のｔ
１からｔ２に示すようにカウント値がしきい値データ４
０（１６進）と等しくなり、コンパレータ４ｂの比較結果出力端子ＰＥＱ（Ｋ）に”Ｌ”およびコンパレータ４
ａの比較結果出力端子ＰＥＱ（Ｊ）に”Ｈ”が出力される場合があるが、その場合ＪＫ−ＦＦ６の動作は垂直同期信号ＶＤを”Ｌ”にセットする動作であるので、垂直同期信号ＶＤは”Ｌ”に保持される。 よって図６、図７
および図８に示すようにｔ１からｔ２の部分は垂直同期信号ＶＤは”Ｌ”を保持する。

【００４６】次に複合同期信号ＳＹＮＣが連続して幅の狭い正のパルスである状態から幅の広い正のパルスの状態へ移る過渡状態の場合（図６、図７および図８中ｔ２
からｔ３の期間）について説明する。 複合同期信号ＳＹ
ＮＣが”Ｌ”から”Ｈ”になると８ビットアップ／ダウンカウンタ３はカウントアップをはじめる。 そのカウント値はコンパレータ４ａによってしきい値データＣ０
（１６進）と比較される。 一方コンパレータ４ｂはＤ−
ＦＦ２の反転出力端子ＱＣの値”Ｈ”がイネーブル入力Ｔ端子Ｅに入力されるので比較動作は実行されず比較結果出力端子ＰＥＱ（Ｋ）に”Ｈ”が出力される。 ８ビットアップ／ダウンカウンタ３のカウント値がしきい値データＣ０（１６進）と異なれば、コンパレータ４ａの比較結果出力端子ＰＥＱ（Ｊ）に”Ｈ”が出力される。 さらに８ビットアップ／ダウンカウンタ３がカウントアップするとカウント値としきい値データＣ０（１６進）の値が等しくなる。 その時コンパレータ４ａの比較結果出力端子ＰＥＱ（Ｊ）に”Ｌ”が出力されるので、ＪＫ−
ＦＦ６はセット動作をして”Ｈ”を垂直同期信号として出力する。 さらに８ビットアップ／ダウンカウンタ３がカウントアップすると、しきい値データとカウント値が再び異なるので、コンパレータ４ａの比較結果出力端子ＰＥＱ（Ｊ）からは”Ｈ”が出力される。 よってＪＫ−
ＦＦ６は垂直同期信号ＶＤの従前の値”Ｈ”を保持する。 よって図６、図７および図８に示すようにｔ２からｔ３の部分は８ビットアップ／ダウンカウンタ３のカウント値がＣ０（１６進）より高くなったとき図６、図７
および図８に示すタイミングで垂直同期信号ＶＤは”
Ｈ”になる。

【００４７】次に複合同期信号ＳＹＮＣが連続して幅の広い正のパルスである状態の場合（図６、図７および図８中ｔ３からｔ４の期間）について説明する。 上述したディジタル積分回路１０２がこの場合の幅の広い正のパルスを積分波形に変換すると、しきい値データＣ０（１
６進）と比較して高いカウント値に変換される。 複合同期信号ＳＹＮＣが”Ｌ”になる事によってＤ−ＦＦ２の正転出力端子Ｑが”Ｈ”になり８ビットアップ／ダウンカウンタ３がカウントダウンすると、この場合のカウント値はコンパレータ４ｂのしきい値データ４０（１６
進）と比較される。 この場合カウント値はしきい値データ４０（１６進）より常に高く異なるので、結果としてコンパレータ４ａ、４ｂの比較結果出力端子ＰＥＱ
（Ｋ）およびＰＥＱ（Ｊ）に”Ｈ”が出力される。 よってＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｌ”を保持する。 また複合同期信号ＳＹＮＣが”Ｈ”になる事によってＤ−ＦＦ２の正転出力端子Ｑが”Ｌ”になり８
ビットアップ／ダウンカウンタ３がカウントアップすると、この場合のカウント値はコンパレータ４ａのしきい値データＣ０（１６進）と比較される。 カウント値がしきい値データＣ０（１６進）と等しくなければ、結果としてコンパレータ４ａ、４ｂの比較結果出力端子ＰＥＱ
（Ｊ）とＰＥＱ（Ｋ）に”Ｈ”が出力されるので、垂直同期信号ＶＤは”Ｈ”に保持される。 一方、カウント値がしきい値データＣ０（１６進）と等しくなりコンパレータ４ａのＰ比較結果出力端子ＰＥＱ（Ｊ）に”Ｌ”およびコンパレータ４ｂの比較結果出力端子ＰＥＱ（Ｋ）
に”Ｈ”が出力される場合があるが、その場合ＪＫ−Ｆ
Ｆ６の動作は垂直同期信号ＶＤを”Ｈ”にセットする動作であるので、垂直同期信号ＶＤは”Ｈ”に保持される。 よって図６、図７および図８に示すようにｔ３からｔ４の部分は垂直同期信号ＶＤは”Ｈ”を保持する。

【００４８】以上のように動作する実施例２ではコンパレータ４ａ、４ｂおよびＪＫ−ＦＦ６でシュミットコンパレータを構成する。 このシュミットコンパレータでは、８ビットアップ／ダウンカウンタ３の出力波形の比較に図９に示すようなヒステリシス特性を持たせている。 図９から、８ビットアップ／ダウンカウンタ３のカウント出力が４０（１６進）および出力値（垂直同期信号ＶＤ）が”Ｈ”の場合、出力値（垂直同期信号ＶＤ）
が”Ｈ”から”Ｌ”に変化する。 また８ビットアップ／
ダウンカウンタ３のカウント出力がＣ０（１６進）および出力値（垂直同期信号ＶＤ）が”Ｌ”の場合、出力値（垂直同期信号ＶＤ）が”Ｌ”から”Ｈ”に変化する。
このようなヒステリシスをもたせて比較、整形し、図６、図７および図８に示すように垂直同期信号ＶＤを出力している。

【００４９】実施例１では、８ビットアップ／ダウンカウンタ３からカウント出力された積分波形に１つのしきい値データ８０（１６進）を持たせて、コンパレータ４
ａで比較して、整形し垂直同期信号ＶＤを出力する構成であるが、この場合、図１０のカウンタ出力に示すように、８ビットアップ／ダウンカウンタ３のカウント出力値がしきい値８０（１６進）付近で変動すると、その影響で出力値は図１０のＶＤ１に示すように不用なパルスを発生する。

【００５０】しかし、実施例２では前述したようにシュミットコンパレータを構成し、積分波形の比較にヒステリシス特性を持たせているので、８ビットアップ／ダウンカウンタ３のカウント値が変動しても両方のしきい値４０（１６進）、Ｃ０（１６進）にまたがるような大きな変動でなければ、図１０のＶＤ２に示すようにその影響で出力値に不用なパルスが発生する事はない。

【００５１】例をあげると、図１１、図１２に示す複合同期信号ＳＹＮＣのＡ、Ｂの部分のノイズを考える。 なお図１１、図１２は２段併記されたタイミング波形図を一点鎖線部分で左右に切り分けた各々の図である。 図１
１、図１２のＡの部分は垂直同期信号ＶＤが”Ｌ”のとき８ビットアップ／ダウンカウンタ３のカウント値は３
Ｅ（１６進）からしきい値４０（１６進）をとおり越し４２（１６進）までカウントアップする。 Ａの場合、図９に示すヒステリシス特性によりこの場合のカウント値の変化で垂直同期信号ＶＤの値が”Ｌ”から”Ｈ”に変化する事はない。 また図１１、図１２のＢの部分は垂直同期信号ＶＤが”Ｈ”のときカウント値はＣ２（１６
進）からしきい値Ｃ０（１６進）をとおり越しＢＥ（１
６進）までカウントダウンする。 Ｂの場合も、図９に示すヒステリシス特性によりこの場合のカウント値の変化で垂直同期信号ＶＤの値が”Ｈ”から”Ｌ”に変化する事はない。 このようにＡ、Ｂの部分のノイズは上述した図９に示すヒステリシスを持たせる事により除去され、
このようにして”Ｌ”から”Ｈ”、”Ｈ”から”Ｌ”における変化点でのノイズ対策を行っている。

【００５２】よって、実施例１よりも実施例２の回路構成の方が、”Ｌ”から”Ｈ”および”Ｈ”から”Ｌ”における変化点でのノイズに強く、安定した垂直同期信号ＶＤの出力が得られる。

【００５３】

【発明の効果】本発明の請求項１によると、ディジタル積分手段および垂直同期信号生成手段は複合同期信号をディジタル的に処理して垂直同期信号を導出するよう構成されているので、周囲温度の変動、個別素子のばらつき、等による外部環境の影響を減少することができ、複合同期信号から安定した垂直同期信号が得られる効果がある。

【００５４】本発明の請求項２によると、ディジタル積分手段はラッチ手段とカウンタで構成されているので、
構成が簡単な上、周囲温度の変動、個別素子のばらつき、等による外部環境の影響を受けにくく時定数が一定する効果がある。 またラッチ手段による複合同期信号のラッチを、例えばクロックが入力される毎にラッチするようにすれば、特定点をサンプルしないので誤差が減少するという効果も得られる。

【００５５】本発明の請求項３によると、比較手段のしきい値電圧はディジタル量で与えているため電源電圧の変動、周囲温度の変動、個別素子のばらつき、等による外部環境によりしきい値電圧が変動しない。 その結果、
複合同期信号と垂直同期信号ＶＤとの位相のばらつきが生じず、安定した垂直同期信号が得られる効果がある。

【００５６】本発明の請求項４によると、請求項３の発明の効果に加えて、第１、第２のしきい値を異ならせることにより複合同期信号から垂直同期信号の生成にヒステリシス特性を持たせることにより、変化点でのノイズに強く、安定した垂直同期信号の出力が得られる効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のディジタル垂直同期信号分離の回路を示す図である。

【図２】 図１に示したディジタル垂直同期信号分離回路のタイミング波形図である。

【図３】 図２に示したタイミング波形図の詳細なタイミング波形図である。

【図４】 図２に示したタイミング波形図の詳細なタイミング波形図である。

【図５】 本発明の第２の実施例のディジタル垂直同期信号分離の回路を示す図である。

【図６】 図５に示したディジタル垂直同期信号分離回路のタイミング波形図である。

【図７】 図６に示したタイミング波形図の詳細なタイミング波形図である。

【図８】 図６に示したタイミング波形図の詳細なタイミング波形図である。

【図９】 本発明の第２の実施例の出力値のヒステリシス特性を示す図である。

【図１０】 本発明の第１および第２の実施例のノイズ対策の差異を示す図である。

【図１１】 図５に示した垂直同期信号分離回路のノイズ対策の特徴を示すタイミング波形図である。

【図１２】 図５に示した垂直同期信号分離回路のノイズ対策の特徴を示すタイミング波形図である。

【図１３】 従来例のアナログ垂直同期信号分離回路を示す図である。

【図１４】 図１０に示した垂直同期信号分離回路のタイミング波形図である。

【符号の説明】

１ａ インバータ、１ｂ インバータ、１ｃ インバータ、２ Ｄフリップフロップ回路、３ ８ビットアップ／ダウンカウンタ、４ａ コンパレータ、４ｂ コンパレータ、５ａ ＯＲ回路、５ｂ ＯＲ回路、６ ＪＫフリップフロップ回路、１００ ディジタル積分回路、１
０１ 垂直同期信号生成回路、１０２ ディジタル積分回路、１０３ 垂直同期信号生成回路。

フロントページの続き (72)発明者 山下 伸二 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 稲田 至弘 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内