技术领域
[0001] 本
发明涉及一种用于使射频电路中的信号的谐波失真和/或
互调失真最小化的方法。
背景技术
[0002] 在
半导体衬底上形成的射频(RF)电路受到形成所述衬底的材料的非线性的影响。
[0003] 这种非线性使衬底的材料与射频电路内传输的信号之间产生相互作用，这种相互作用反映在谐波失真和/或互调失真(IMD)中。
[0004] 为了射频电路的最佳性能，因此需要使衬底的线性最大化。
[0005] 在这方面，电信领域中的后续标准越来越严格。
[0006] 在射频应用中，已知使用绝缘体上
硅(SOI)型的衬底，该衬底从其表面到其基底包括例如由硅制成的导电薄层、电绝缘层和具有高
电阻率的硅载体衬底。
[0007] 在本文中，“高电阻率”应理解为意指电阻率大于500Ω.cm，优选大于1000Ω.cm或甚至更大。
[0008] 因此，图1A示出了在SOI上形成的射频电路的立体图，该SOI的载体衬底是具有高电阻率的硅衬底1。所述衬底涂覆有例如由
氧化硅(SiO2)制成的电绝缘层2。用于传导信号的金属线L形成在电绝缘层2上。位于电绝缘层2上的SOI的半导体薄层已至少局部地被去除以便沉积线L，因此在图1A或下文所述的图1B和1C中不可见。
[0009] 然而，这种衬底的线性对某些应用而言仍然过于受限。
[0010] 此外，已经开发了具有位于电绝缘层下方的电荷阱层的SOI衬底。在射频应用领域中，通常使用术语“富阱(trap rich)”来指代这些衬底。
[0011] 因此，图1B示出了射频电路的立体图，该射频电路依次包括具有高电阻率的硅衬底1、
多晶硅层3、例如由氧化硅制成的电绝缘层2以及用于传导信号的金属线L。多晶硅层3通过
晶界的存在来发挥电荷捕获功能，在该晶界处能够捕获存在于电绝缘层下方的电荷。
[0012] 图1C示出了具有所谓的“双BOX”(或“双隐埋氧化物”)结构的射频电路的立体图，也就是说，该射频电路依次包括具有高电阻率的硅衬底1、第一电绝缘层2a(例如由氧化硅制成)、多晶硅层3、第二电绝缘层2b(例如由氧化硅制成)以及用于传导信号的金属线L。
[0013] 尽管“富阱”型衬底在射频应用中取得良好的结果，但在电路性能方面增加了要求，使得有必要开发用于使寄生谐波的产生最小化的附加装置。
发明内容
[0014] 因此，本发明的一个目的是设计一种用于控制射频电路的方法，所述方法使得能够减少由其上形成有所述电路的衬底的非线性引起的谐波失真和/或互调失真。
[0015] 为此，本发明提出了一种用于使在涂覆有电绝缘层的半导体衬底上形成的射频电路中传播的
射频信号的谐波失真和/或互调失真最小化的方法，其中，表示所述失真随着输入或
输出信号的功率而变化的曲线在给定功率周围显示出波谷，所述方法的特征在于，其包括在所述射频电路和所述半导体衬底之间施加电势差，所述电势差被选择为使所述波谷朝向所述射频电路的给定工作功率移动。
[0016] 特别有利地，选择所述电势差以符合以下方程：Vpk＝|VGB-VFB|，其中，Vpk是所述射频信号的峰值
电压，并且VFB是金属(所述射频电路的半导体线)-绝缘体-半导体结构的平带电压。
[0017] 根据一个实施方式，所述半导体衬底的电阻率大于500Ω.cm。
[0018] 根据一个实施方式，将多晶硅层设置在所述半导体衬底和所述电绝缘层之间。
[0019] 可选地，可将附加的电绝缘层设置在所述半导体衬底和所述多晶硅层之间。
[0020] 根据一个实施方式，所述半导体衬底由硅制成。
[0021] 根据本发明的一个实施方式，所述方法包括：根据所述射频电路的工作功率来调节施加在所述半导体衬底和所述射频电路之间的电势差。
[0022] 有利地，所述方法还可以包括：测量所述射频电路的
温度，并且根据所测量的温度来调节施加在所述半导体衬底和所述射频电路之间的电势差。
[0023] 表示信号失真的曲线通常是
输入信号或输出信号的二次或三次谐波的产生
水平随着输入信号的功率或输出信号的基波分量而变化的曲线。
[0024] 本发明的另一主题涉及一种射频设备，其中，能够使这种谐波和/或互调失真最小化。
[0025] 所述设备包括：
[0026] -在涂覆有电绝缘层的半导体衬底上形成的射频电路，
[0027] -电连接到所述半导体衬底的触点，
[0028] -在所述触点和所述射频电路之间施加电势差的装置，
[0029] 所述设备的特征在于，所述施加装置被配置为施加所述电势差，所述电势差被选择为使曲线中在给定功率周围的波谷朝向所述射频电路的给定工作功率移动，所述曲线是表示在所述电路中传播的射频信号的谐波失真和/或互调失真随着输入或输出信号的功率而变化的曲线。
[0030] 根据一个实施方式，所述施加电势差的装置包括电压发生器和电压控
制模块，所述电压
控制模块被配置为根据所述射频电路的工作功率来调节所述发生器的电压。
[0031] 根据一个实施方式，所述半导体衬底的电阻率大于500Ω.cm。
[0032] 根据一个实施方式，将多晶硅层设置在所述半导体衬底和所述电绝缘层之间。
[0033] 可选地，将附加的电绝缘层设置在所述半导体衬底和所述多晶硅层之间。
[0034] 根据一个实施方式，所述半导体衬底由硅制成。
[0035] 所述设备还可以包括温度
传感器，所述温度传感器耦接至所述施加电势差的装置，所述装置被配置为根据由所述传感器测量的温度来调节所述电势差。
附图说明
[0036] 将参考附图由下面的详细描述得出本发明的其他优点和特征，其中：
[0037] -图1A是在具有高电阻率的SOI衬底上形成的射频电路的立体图；
[0038] -图1B是在“富阱”型SOI衬底上形成的射频电路的立体图；
[0039] -图1C是在“双BOX”型“富阱”SOI上形成的射频电路的立体图；
[0040] -图2显示在衬底和射频电路之间施加各种电势差的情况下，对于具有标准电阻率的硅衬底，三次谐波的产生水平(以dBm计)随着输出信号的一次谐波的水平(以dBm计)而变化的曲线；
[0041] -图3显示对于具有高电阻率硅载体衬底的“富阱”SOI衬底，二次谐波的产生水平(以dBm计)随着输入信号的一次谐波的水平(以dBm计)而变化的曲线；
[0042] -图4显示在半导体衬底和射频电路之间施加电压以获得金属-绝缘体-半导体结构的平带电压随着信号峰值电压而变化的各种构型；
[0043] -图5显示性能优化的原理，性能优化通过随着一次谐波的水平调节二次谐波的产生水平的波谷
位置而获得；
[0044] -图6显示在半导体衬底和射频电路之间施加各种电势差的情况下，对于具有高电阻率硅载体衬底的SOI衬底，二次谐波的产生水平(以dBm计)随着输出信号的一次谐波的水平(以dBm计)而变化的曲线；
[0045] -图7A和7B显示对于“富阱”SOI衬底，二次谐波的产生水平随着一次谐波的水平而变化的曲线，所述“富阱”SOI衬底在电绝缘层下方具有多晶硅层，所述多晶硅层的厚度在60℃和90℃的温度下分别为0.4μm和1.7μm；
[0046] -图8A至8C示出分别应用于具有高电阻率硅载体衬底的SOI衬底、“富阱”SOI衬底以及“富阱双BOX”SOI衬底的本发明的实施方式。
[0047] 为了使附图清晰易懂，形成衬底的各个层不必按比例显示。
具体实施方式
[0048] 本发明基于以下观察，对于输入信号的一定功率，某些涂覆有电绝缘层的半导体衬底的谐波的产生水平或互调水平局部下降。
[0049] 在本文中，术语“谐波的产生水平”应理解为是指在射频电路的输出端测得的给定谐波的功率，以dBm表达。该功率可以表达为输入信号(后面将使用符号“in”)或输出信号(后面将使用符号“out”)的基波分量的功率。
[0050] 在本
说明书的其余部分中，通常将考虑二次谐波(表示为HD2)的产生水平，但本发明也可以考虑更高的产生谐波的水平，例如三次谐波(表示为HD3)，或甚至互调水平来实现。通常，这些水平表示衬底的非线性。
[0051] 在本说明书的其余部分中，通常将以涂覆有氧化硅层的具有高电阻率的硅衬底为例，但本发明更普遍地应用于涂覆有电绝缘层的半导体衬底。通常，这些半导体衬底属于SOI衬底，其半导体薄层至少局部地被去除以便在电绝缘层上沉积导电线(半导体薄层能够保持在衬底的其他区域中以形成
电子部件)。作为另选，可以通过具有高电阻率或标准电阻率的半导体衬底的氧化来形成电绝缘层，而不形成SOI衬底。
[0052] 对于在硅衬底和射频电路之间施加的各种电势差VGB，在图2中可以看到三次谐波的产生水平的下降，这与在包括具有标准电阻率(低于上述高电阻率，例如10Ω.cm左右的电阻率)的硅衬底的SOI上形成的射频电路有关。
[0053] 对于在“富阱”SOI衬底的具有高电阻率的硅衬底和射频电路之间施加的给定电势差VGB，在图3中也可以看到二次谐波产生水平的下降，这与在包括具有高电阻率的硅衬底的SOI上形成的射频电路有关。
[0054] 图2和图3分别显示输出信号的三次和二次谐波的产生水平(以dBm表达)，其随着输入信号的一次谐波水平(即基波分量)(也以dBm表达)而变化。
[0055] 通过查看，以dBm计的功率Pin和Pout仅偏移对应于以dBm计的
导线损耗的间隔。例如，如果在基波分量的
频率下整条线上损耗为3dBm，并且在Pin相对于HD2的曲线中在距Pin的+20dBm处观察到一个波谷，那么在Pout_H1相对于HD2的曲线中，该波谷将位于距Pout_H1的+17dBm处。
[0056] 可以看出，在给定的功率Pin范围内，这些曲线具有幅度明显的波谷，该范围的宽度较小，通常位于高功率值内，在图3中表示为PDip的值周围。
[0057] 出乎意料的是，该波谷的存在意味着，在该功率范围内，三次、二次谐波的产生水平分别显著低于曲线基本上保持笔直时的情况。
[0058]
发明人通过对应于射频信号的峰值幅度(表示为Vpk)达到或超过平带电压(表示为VFB)的情况的输入功率来表明该波谷的位置。因此，该波谷以与信号幅度 相关的功率水平PDip(以瓦特计)呈现，并由以下方程表达：
[0059]
[0060]
[0061] 因此：
[0062]
[0063] 其中，ZREF是系统的参考阻抗(通常为50欧姆)，VGB是施加在射频电路和半导体衬底之间的电势差，并且VFB是半导体-绝缘体-金属结构的平带电压。该电压表征既不处于脱附状态也不处于积聚状态的电绝缘层下方的半导体衬底的状态。在这种状态下，金属、绝缘体和半导体材料的费米能级对齐。
[0064] 因此，通过施加适当的电势差VGB，可以使波谷位于所期望的功率水平，从而符合上述方程。
[0065] 如图4(a)至(d)所示，根据电压Vpk和VFB的位置，存在各种情况。
[0066] 在任何情况下 ，都可以定义一个电势差VGB ，其可以符合该方程或至少要接近它。
[0067] 将注意的是，沿导线可能存在衰减，以dB/mm表达。因此，沿几毫米线具有高电阻率的衬底上的Vpk的损耗可能是2的倍数。
[0068] 在这种情况下，可以区分终端Vpk_in和Vpk_out，而不是如上考虑单个值Vpk：
[0069]
[0070]
[0071] 特别是，当考虑Pout的HD2随着Pout的H1而变化并且波谷PDip位于某个输出功率点(Pout的H1)的曲线时，要考虑的Vpk的值为Vpk_out。
[0072] 在图3的情况下，将注意的是，射频电路形成在
质量较差(也就是说，多晶硅层已部分重结晶)的“富阱”型SOI衬底上。波谷现象归因于如下事实，即衬底的行为类似于具有高电阻率的硅衬底的行为。
[0073] 因此，由于本发明人能够将波谷的位置设计和/或调节到所需的工作功率以使产生的失真或互调最小化，因此他们利用了上述现象使谐波失真和/或互调失真最小化。
[0074] 因此，如图5所示，如果将不具有上述波谷的对应于第一衬底的直线A与具有该波谷的第二衬底的曲线B进行比较，则可以观察到，对于给定的输入信号功率，二次谐波的产生水平达到一个上限，该上限低于第一曲线所达到的值。
[0075] 在示出的实例中，对于对应于20dBm的输入信号的功率Pin，二次谐波的产生水平对于第一衬底是-80dBm，并且对于第二衬底至多是-95dBm。因此，如果输入信号的一次谐波的水平在对应于波谷的范围内，则第二衬底的增益约为15dBm。
[0076] 调节电势差VGB使得可以将失真曲线的波谷移动到对应于输入信号的功率的范围内。
[0077] 图6显示对于各种施加的电势差VGB，二次谐波的产生水平(以dBm计)随着输出信号的一次谐波的水平(以dBm计)而变化的曲线。
[0078] 从该图中可以看出，变化VGB可以显著移动波谷。
[0079] 根据一个实施方式，电势差VGB是固定的。
[0080] 根据另一个实施方式，在射频电路的工作期间动态地调节电势差VGB，从而确保失真曲线的波谷总是对应于射频电路的给定工作功率；所述功率可以特别是输入信号的最大功率，或者是由本领域技术人员选择的另一功率值。
[0081] 为此，射频设备包括用于针对输入信号的功率Pin伺服控制电势差VGB的回路。
[0082] 将注意的是，半导体衬底和电绝缘层的设计可以调节平带电压VFB。因此，例如，可以通过改变电绝缘层中的电荷量来改变电压VFB。还可以通过掺杂半导体衬底来改变电压VFB，但考虑掺杂物可能导致半导体衬底的电阻率降低并因此放大其非线性性质的事实，该解决方案在具有高电阻率的衬底的情况下尤其不优选。
[0083] 此外，测量已经证明了射频电路的温度对失真曲线中波谷出现的影响。
[0084] 因此，图7A和7B显示对于“富阱”SOI衬底，二次谐波的产生水平随着一次谐波的水平而变化的曲线，所述“富阱”SOI衬底在电绝缘层下方具有多晶硅层，所述多晶硅层的厚度在60℃和90℃温度下分别为0.4μm(图7A)和1.7μm(图7B)。
[0085] 对于60℃的温度，曲线基本上是线性的。
[0086] 对于90℃的温度，在图7A的曲线中观察到波谷，而图7B的曲线基本上保持线性。
[0087] 因此，图7A示出温度对二次谐波的产生水平中波谷出现的影响。这种影响似乎可以用温度产生电荷载流子的事实来解释，该电荷载流子将填充对应于厚度较小的多晶硅的晶界的阱。其结果是，对于高功率Pin而言，“富阱”SOI衬底表现得类似于具有高电阻率的衬底，因此对平带现象变得敏感。
[0088] 因此，可以有利地在针对射频电路设想的
工作温度下限定电势差VGB。
[0089] 也可以利用这种观察来根据
温度控制波谷的运动。
[0090] 因此，为了确保波谷总是在射频电路的工作功率范围内(例如信号的最大功率)，通过可以感测射频电路或其周围环境的温度的温度传感器，可以把测量的温度考虑在内，从而控制电势差VGB。
[0091] 这种温度传感器例如可以是在以下文献中描述的类型：Deng F,He Y,Li B等人，Design of an Embedded CMOS Temperature Sensor for Passive RFID Tag Chips.Passaro VMN,ed.Sensors(Basle,Switzerland).2015；15(5):11442-11453.doi:10.3390/s150511442。
[0092] 实际上，本发明可以如下进行。
[0093] 以本身已知的方式设计射频电路，这通常涉及设计半导体衬底和在其上形成的电绝缘层。
[0094] 根据该设计，可以得出金属-绝缘体-半导体结构的平带电压。
[0095] 在适当的情况下，可以选择改变平带电压，例如，这涉及改变电绝缘层中的电荷量。
[0096] 此外，在了解目标功率Pin和相关的峰值电压Vpk的情况下，可以由方程Vpk＝|VGB-VFB|推导出在射频电路和半导体衬底之间施加的电势差VGB的值。
[0097] 该电势差可以以各种方式施加。通常，需要电压发生器，该电压发生器有利地耦接制用于控制电压的模块，该模块被配置为根据射频电路的工作功率来调节所述发生器的电压。所述电压发生器与用于为射频电路供电的设备分开。此外，触点必须电连接到半导体衬底，以便将参考电势施加到所述衬底。
[0098] 图8A涉及一种包括具有高电阻率的硅衬底的SOI(如图1A所示)，其附图标记如图8A所示。在这种情况下，由导电材料制成并位于衬底1的背面上(即，在与介电层2相对的一侧上)的背栅层4接地，两条横向导线也接地。将中心导线本身设为电势VGB。作为另选，可将中心导线接地，并将其他
电极(横向导线和背栅层)设为电势-VGB。
[0099] 图8B涉及一种在电绝缘层下方包括多晶硅层的“富阱”SOI(如图1B所示)，其附图标记如图8B所示。在这种情况下，位于衬底1的背面上(即，与
电介质层2相对的一侧上)的导电背栅层4接地，两条横向导线也接地。将中心导线本身设为电势VGB。作为另选，可将中心导线接地，并将其他电极(横向导线和背栅层)设为电势-VGB。
[0100] 图8C涉及一种在两个电绝缘层之间包括多晶硅层的“富阱双BOX”SOI(如图1C所示)，其附图标记如图8C所示。在这种情况下，位于衬底1的背面上(即，与电介质层2b相对的一侧上)的导电背栅层4接地，两条横向导线也接地。将中心导线本身设为电势VGB。作为另选，可将中心导线接地，并将其他电极(横向导线和背栅层)设为电势-VGB。
[0101] 将注意的是，不必在半导体衬底的背面上提供背栅层，以便可以施加电势差VGB。可以通过本领域技术人员已知的任何其他方式(例如，从
正面穿过电绝缘层一直延伸到半导体衬底的通孔)在半导体衬底中设置参考电势。
[0102] 参考文献
[0103] Deng F,He Y,Li B等人，Design of an Embedded CMOS Temperature Sensor for Passive RFID Tag Chips.Passaro VMN,ed.Sensors(Basle,Switzerland).2015；15(5):11442-11453.doi:10.3390/s150511442
